CN101335519A - 一种减小功耗的装置 - Google Patents
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Abstract
本发明公开了一种减小功耗的装置，包括：延时反相电路，N型金属氧化物半导体NMOS和P型金属氧化物半导体PMOS，所述延时反相电路，用于当输入信号电平发生变化时，开始关断处于导通状态的MOS管，经过设定延时时间后，开始导通处于关断状态的MOS管。本发明实施例提供的减小功耗的装置能够能够避免电路中PMOS和NMOS的工作状态同时发生改变，从而有效缩短了PMOS和NMOS同时导通的时间，因此降低了电路的功耗。
Description
技术领域
本发明涉及集成电路设计技术，尤其是涉及一种减小功耗的装置。
背景技术
目前，随着集成电路(Integrated Circuit，IC)设计制造水平的迅速发展，IC规模越来越大。在数字电路中，各级功能电路相互连接时，需要将前一级与下一级电路进行匹配，因此经常使用焊垫(Pad)电路进行前后级的匹配连接。随着IC规模的增大，所需要的pad电路的数目也越来越多。图1示出了一种常见的pad电路的组成结构，其中包括：
反相器(Inv)，由一个N型金属氧化物半导体(N-type Metal OxideSemiconductor，NMOS)和一个P型金属氧化物半导体(P-type Metal OxideSemiconductor，PMOS)组成的互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)驱动管，电源(VDD)，接地端(GND)。
反相器的输入端为整个pad电路的输入端，该输入端的输入信号为Pi；而在PMOS的漏(Drain，简称D)极(同时也是NMOS的D极)，pad电路的输出端信号为Po。
当输入信号Pi为0时，该输入信号经过反相器后变为1，该信号分别加载到PMOS和NMOS的栅(Gate，简称G)极；此时，PMOS截止，而NMOS导通，Po与接地端GND连通，即Po＝0；
而当输入信号Pi为1时，经过反相器后变为0，该低电平信号分别加载到PMOS和NMOS的G极，此时，PMOS导通，而NMOS截止，Po与电源VDD连通，即Po＝1。
可见，无论输入信号为高电平还是低电平，PMOS和NMOS中总是有一个导通，而另一个截止。此时，从图1中可见，由于不存在从VDD到GND的电流通路，因此此时整个pad电路功耗为0。
但是，当输入信号Pi由0变化到1、或由1变化到0的过程中，由于在实际应用中输入信号不可能发生突变，而是在一段时间内逐渐变化的。则在这段变化时间内，可以发现，PMOS和NMOS会出现同时导通的情况。这时，相应地会形成一条从VDD到GND的电流通路，从而产生功耗。
对于以pad电路为基本单元的CMOS集成电路来说，工作时各pad电路的输入信号的频繁变化不可避免，因此这就会导致在信号变化的过程中，pad电路的功耗增加，并进一步使得整个IC的功耗增加。对于当前晶体管密度高度密集和电路规模日益扩大的IC来说，由于功耗增加带来的温度提高对于IC电路的影响常常是致命的：功耗增大使得温度增高，不仅浪费能源，而且会导致IC的部分或全部功能无法实现，严重时甚至会烧毁整个IC，从而造成无法逆转的损坏。
为了尝试解决上述问题，目前业界提出的方法是在满足IC设计性能要求的前提下，通过减小pad电路的尺寸来减小pad电路中的电流。具体来说，在集成电路制造中，单位面积的硅片上流过的电流是固定的，通过减小pad电路的尺寸——即减小pad电路中PMOS和NMOS占用的硅片面积，就能够减小通过pad电路的电流，从而减小pad电路在信号翻转过程中产生的功耗。
但是，由于受到电路性能要求的限制，不可能无限制地缩小pad电路的面积来减小功耗；此外，集成电路工艺发展到目前已经接近原子级尺寸，继续缩小尺寸来减小pad电路的面积将会带来成本的急剧增加。因此上述方法在实际应用中并不具有可操作性。
发明内容
本发明实施例提供一种减小功耗的装置，能够有效降低pad电路的功耗。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种减小功耗的装置，包括：N型金属氧化物半导体NMOS和P型金属氧化物半导体PMOS，PMOS的源极与电源相连，NMOS的源极与接地端相连，PMOS的漏极与NMOS的漏极相连；该装置还包括延时反相电路；
所述延时反相电路，用于当输入信号电平发生变化时，开始关断处于导通状态的MOS管，经过设定延时时间后，开始导通处于关断状态的MOS管。
所述延时反相电路包含一个输入端和两个输出端，所述输入端接收输入信号，一个输出端L1与PMOS的栅极相连，另一个输出端L2与NMOS的栅极相连；当输入信号由低电平变为高电平时，在输出端L2将输出信号由高电平变为低电平，经过预设的延时时间TDel1后，在输出端L1将输出信号由高电平变为低电平；当输入信号由高电平变为低电平时，在输出端L1将输出信号由低电平变为高电平，经过预设的延时时间TDel2后，在输出端L2将输出信号由低电平变为高电平。
所述延时反相电路，进一步在接收稳态输入信号时，在输出端L1和L2输出与输入信号反相的信号。
所述延时反相电路包括：与非门(NAND)，或非门(NOR)，延时器件(Del1)和(Del2)，以及反相器(Inv1)和(Inv2)；
与非门(NAND)的一个输入端(端口A1)与或非门(NOR)的一个输入端(端口B2)相连，接收来自外部的输入信号；
与非门(NAND)的输出端(端口L1)与PMOS的栅极相连，端口L1还通过串联的延时器件(Del2)和反相器(Inv2)，连接到或非门(NOR)的另一个输入端(端口B1)；
或非门(NOR)的输出端(端口L2)与NMOS的栅级相连，端口L2还通过串联的延时器件(Del1)和反相器(Inv1)，连接到与非门(NAND)的另一个输入端(端口A2)。
所述延时器件(Del1)的延时参数的范围为(0，TPi-H)，所述延时器件(Del2)的延时参数的范围为(0，TPi-L)；其中，TPi-H表示所述外部输入信号一个周期内的高电平持续时间，TPi-L表示所述外部输入信号一个周期内的低电平持续时间。
所述延时器件(Del1)的延时参数的范围为(TF，TPi-H)，所述延时器件(Del2)的延时参数的范围为(TF，TPi-L)；其中，TPi-H表示所述外部输入信号一个周期内的高电平持续时间，TPi-L表示所述外部输入信号一个周期内的低电平持续时间；TF为电平信号变化区域的时间宽度。
所述端口L1与PMOS的栅极之间进一步包括：
信号放大或调节电路，用于接收端口L1的信号，进行信号质量优化处理后，再输出到PMOS的栅极。
所述端口L2与NMOS的栅极之间进一步包括：
信号放大或调节电路，用于接收端口L2的信号，进行信号质量优化处理后，再输出到NMOS的栅极。
由上述的技术方案可见，本发明实施例的这种减小功耗的装置，通过在输入信号由低电平变为高电平的过程中，将端口L2的输出信号首先由高电平变为低电平，经过预设的延时时间后，再将端口L1的输出信号由高电平变为低电平；以及在输入信号由高电平变为低电平的过程中，将端口L1的输出信号首先由低电平变为高电平，经过预设的延时时间后，再将端口L2的输出信号由低电平变为高电平，能够避免PMOS和NMOS的工作状态同时发生改变，从而有效缩短了PMOS和NMOS同时导通的时间，并因此降低了电路的功耗。
附图说明
图1为现有技术中pad电路的组成结构示意图。
图2为本发明实施例中减小功耗的装置的一种可能的组成结构示意图。
图3为本发明实施例中减小功耗的装置的一种可能的组成结构示意图。
图4(a)为本发明实施例中电路的输入信号Pi、端口L1、端口L2以及输出信号Po的波形示意图。
图4(b)为本发明实施例中输出信号Po与输入信号Pi在电平信号变化过程中的相互关系的示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
根据现有技术可知，pad电路产生功耗的根本原因在于输入信号处于由0到1或由1到0的变化的过程中时，PMOS和NMOS会在一段时间内出现同时导通的情况，无法保持其中一个截止、另一个导通的状态，使得VDD和GND之间出现电流回路，从而产生功耗。容易理解，功耗的大小与PMOS和NMOS同时导通的时间长度之间存在着显而易见的正比例关系。因此，通过减少PMOS和NMOS同时导通的时间长度，将能够有效降低pad电路的功耗。
本发明实施例提供一种减小功耗的装置，如图2所示，该装置包括：延时反相电路，以及由NMOS和PMOS组成的CMOS驱动管；
所述延时反相电路包含一个输入端和两个输出端，所述输入端接收来自外部的输入信号，其中一个(端口L1)与PMOS的G极相连，另一个输出端(端口L2)与NMOS的G极相连，PMOS的S极与电源相连，NMOS的S极与接地端GND相连，并在PMOS的D极与NMOS的D极相连处输出该装置的输出信号；
所述延时反相电路，用于在接收稳态输入信号时，在输出端L1和L2输出与输入信号反相的电平信号。即，当所述来自外部的输入信号保持低电平时，在端口L1和端口L2输出稳定的高电平输出信号，以及当所述来自外部的输入信号保持高电平时，在端口L1和端口L2输出稳定的低电平输出信号；
所述延时反相电路，还用于当输入信号电平发生变化时，开始关断处于导通状态的MOS管，经过设定延时时间后，开始导通处于关断状态的MOS管。因此，当所述来自外部的输入信号由低电平变为高电平时，在端口L2将输出信号首先由高电平变为低电平，经过预设的延时时间TDel1后，再在端口L1将输出信号由高电平变为低电平；以及当所述来自外部的输入信号由高电平变为低电平时，在端口L1将输出信号首先由低电平变为高电平，经过预设的延时时间TDel2后，再在端口L2将输出信号由低电平变为高电平。
容易理解，在数字电路中，能够实现设定功能的时序电路通常可以有多种，在本发明实施例中仅举一例，本领域技术人员可以根据该示例，在本领域公知技术的基础上进行各种等效的变换，且所述各种等效变换均应包含在本发明的保护范围之内。
所述延时反相电路的一种可能的组成结构如图3所示，具体包括：与非门(NAND)，或非门(NOR)，延时器件(Del1)和(Del2)，以及反相器(Inv1)和(Inv2)；
与非门(NAND)的一个输入端(端口A1)与或非门(NOR)的一个输入端(端口B2)相连，共同接收来自外部的输入信号；
与非门(NAND)的输出端(端口L1)与PMOS的G极相连，端口L1还通过串联的延时器件(Del2)和反相器(Inv2)，连接到或非门(NOR)的另一个输入端(端口B1)；
或非门(NOR)的输出端(端口L2)与NMOS的G级相连，端口L2还通过串联的延时器件(Del1)和反相器(Inv1)，连接到与非门(NAND)的另一个输入端(端口A2)。
为了便于说明所述延时反相电路在装置中的工作方式，图3中还进一步示出了延时反相电路在上述实施方式下，整个减小功耗的的电路结构图，下面将结合该图，对该电路的实际工作过程作进一步的详细分析，说明该电路如何工作并减小功耗：
首先，电路的输入信号为Pi，输出信号为Po；所述输入信号Pi连接到NAND的端口A1和NOR的端口B2，所述输出信号Po，为从PMOS的D极(同时也是NMOS的D极)引出的端口信号。
一、输入信号Pi稳定；
A)输入信号Pi＝1时
当Pi＝1时，NAND的输入端A1和NOR的输入端B2上的信号均为1。根据门电路的输入输出特性，容易得到此时，当NOR的其中一个输入信号为1时，无论NOR的另一个输入端口B1上的输入信号如何，其输出端L2上得到的信号总是0；当L2上的信号为0时，根据NMOS的工作特性，可知此时NMOS管处于截止状态；
另一方面，当L2上的信号为0时，该信号经过Del1的延时和Inv1的反相后变为1输入到NAND的输入端A2上，同时，输入信号Pi＝0输入到NAND的另一个输入端A1上，根据NAND的输入输出特性，容易得到此时NAND的输出端L1上的信号为0；当L1上的信号为0时，根据PMOS的工作特性，可知此时PMOS管处于导通状态。
可见，此时所述NMOS管截止、PMOS管导通时，输出信号Po＝1。
B)输入信号Pi＝0时
当Pi＝0时，NAND的输入端A1和NOR的输入端B2上的信号均为0。根据门电路的输入输出特性，容易得知，当NAND的其中一个输入信号为0时，无论NAND的另一个输入端口A2上的输入信号如何，其输出端L1上得到的信号总是1；当L1上的信号为1时，根据PMOS的工作特性，可知此时PMOS管处于截止状态；
另一方面，当L1上的信号为1时，该信号经过Del2的延时和Inv2的反相后变为0输入到NOR的输入端B1上，同时，输入信号Pi＝0输入到NOR的另一个输入端B2上，根据NOR的输入输出特性，容易得到此时NOR的输出端L2上的信号为1；当L2上的信号为1时，根据NMOS的工作特性，可知此时NMOS管处于导通状态。
可见，此时所述PMOS管截止、NMOS管导通时，输出信号Po＝0。
通过上述两种情况下电路工作状态的分析可知，当电路输入信号稳定时，同一时间点上电路中只有一个MOS管工作在导通状态下，因此不存在从VDD到GND的电流通路，从而电路功耗为0。
二、输入信号Pi进行变化时；
A)当输入信号Pi从1变为0时
根据前文分析，当Pi＝1时，Po＝1；
当Pi从1变为0时，NAND的输入端A1和NOR的输入端B2上的信号均为0。根据门电路的输入输出特性，容易得知，当NAND的其中一个输入信号为0时，无论NAND的另一个输入端口A2上的输入信号如何，其输出端L1上得到的信号总是1，因此，此时L1上的信号首先从0变成1；
当L1上的信号由0变为1时，根据PMOS的工作特性，可知此时PMOS管由导通变为截止状态；
L1上的信号由0变为1后，该信号经过Del2的延时和Inv2的反相后变为0输入到NOR的输入端B1上，而输入信号Pi由1变为0后也已经输入到NOR的另一个输入端B2上，根据NOR的输入输出特性，容易得到此时NOR的输出端L2上的信号会由0变为1；
当L2上的信号由0变为1时，根据NMOS的工作特性，可知此时NMOS管由截止变为导通状态。
可见，此时所述PMOS管截止、NMOS管导通，输出信号Po相应地由1变为0。
需要特别注意的是，上述PMOS管由导通变为截止的过程与NMOS管由截止变为导通的过程，并不是同时发生的。由于Del2的存在，NMOS发生状态变化的过程相比于PMOS进行状态变化的过程存在一个TDel2的延迟(TDel2为电路中延时器件Del2的延时参数)。因此该电路中，PMOS和NMOS同时导通的时间明显缩短，从而使得该电路功耗获得了显著的降低。
B)当输入信号Pi从0变为1时
根据前文分析，当Pi＝0时，Po＝0；
当Pi从0变为1时，NAND的输入端A1和NOR的输入端B2上的信号均为1。根据门电路的输入输出特性，容易得知，当NOR的其中一个输入信号为1时，无论NOR的另一个输入端口B1上的输入信号如何，其输出端L2上得到的信号总是0，因此，此时L2上的信号首先从1变成0；
当L2上的信号由1变为0时，根据NMOS的工作特性，可知此时NMOS管由导通变为截止状态；
L2上的信号由1变为0后，该信号经过Del1的延时和Inv1的反相后变为1输入到NAND的输入端A2上，而输入信号Pi由0变为1后也已经输入到NAND的另一个输入端A1上，根据NAND的输入输出特性，容易得到此时NAND的输出端L1上的信号会由1变为0；
当L1上的信号由1变为0时，根据PMOS的工作特性，可知此时PMOS管由截止变为导通状态。
可见，此时所述PMOS管导通、NMOS管截止，输出信号Po相应地由0变为1。
需要特别注意的是，上述NMOS管由导通变为截止的过程与PMOS管由截止变为导通的过程，并不是同时发生的。由于Del1的存在，PMOS发生状态变化的过程相比于NMOS进行状态变化的过程存在一个TDel1的延迟(TDel1为电路中延时器件Del1的延时参数)。因此该电路中，PMOS和NMOS同时导通的时间明显缩短，从而使得该电路的功耗获得了显著的降低。
综上所述，本发明实施例提供的电路结构，能够通过在Pi由低电平变为高电平的过程中，将端口L2的输出信号首先由高电平变为低电平，经过预设的延时时间后，再将端口L1的输出信号由高电平变为低电平；以及在Pi由高电平变为低电平的过程中，将端口L1的输出信号首先由低电平变为高电平，经过预设的延时时间后，再将端口L2的输出信号由低电平变为高电平，避免了PMOS和NMOS工作状态同时发生改变，有效缩短了PMOS和NMOS同时导通的时间，从而降低了电路功耗。
其中，通过引入延时器件，能够避免PMOS和NMOS工作状态同时发生改变，从而能够缩短PMOS和NMOS同时导通的时间的原理，下面将进一步进行解释说明：
图4(a)示出了电路输入信号Pi、端口L1、端口L2以及电路输出信号Po的时序信号的波形示意图。
在图4(a)中，当Pi由0变为1时，根据前文分析可得，NOR的输出端L2上的信号首先由1变为0，L2上的信号经过Del1和Inv1之后输入到NAND的输入端，经过延时器件Del1的延时参数所确定的延时TDel1之后，信号L1由1变为0，相应地，此时电路输出信号Po由0变为1；
当Pi由1变为0时，根据图4(a)及前文分析易得，NAND的输出端L1上的信号首先由0变为1，L1上的信号经过Del2和Inv2之后输入到NOR的输入端，经过延时器件Del2的延时参数所确定的延时TDel2之后，信号L2由0变为1，相应地，此时电路输出信号Po由1变为0。
容易理解，只要存在延时时间，就能够减小PMOS和NMOS同时导通的时间长度，从而就能够减小由于电流引起的功耗。为了便于叙述，下面暂不区分延时器件Del1和Del2的延时参数，而统一将延时参数称为TDel，根据图4(a)可见，在Pi由0变为1的过程中：
首先，TDel＞0，则电路功耗减小；
其次，TDel不能够无限增大，以图4(a)为例，假设TDel大于Pi的高电平持续时间(设为TPi-H)，则容易发现，此时信号L1会一直保持高电平输出，相应的，此时输出信号Po则会始终保持低电平输出，即输入信号Pi的高电平会由于过长的延时时间而被电路“吃掉”，从而使得电路的逻辑出错。因此，在选择电路中使用的延时器件的延时参数TDel时，应当选择延时参数处于(0，TPi-H)的范围内的器件；
同理，在Pi由1变为0的过程中，为避免输入信号Pi的低电平由于过长的延时时间而被电路“吃掉”，从而使得电路的逻辑出错。因此，TDel的取值范围应当为(0，TPi-L)，所述TPi-L表示Pi的低电平持续时间。
容易理解，对于占空比为50％的输入信号Pi，TPi-H＝TPi-L；而对于占空比≠50％的输入信号Pi，则TPi-H≠TPi-L；相应地，TDel的取值范围也随着Pi占空比的不同而有不同的取值范围。
对于延时器件Del1和Del2，它们分别对应于上述分析过程中所得到的取值范围(0，TPi-H)和(0，TPi-L)，在实际电路中，Del1和Del2的取值相互独立，可以在各自允许的取值范围内，根据应用需要自由选择合适的延时参数，此处不再赘述。
进一步地，图4(b)示出了输出信号Po与输入信号Pi在电平信号变化过程中的相互关系的示意图，其中，横坐标Vi为Pi取非，纵坐标Po为输出信号；Vtn是NMOS的阈值电压，|Vtp|为PMOS阈值电压的绝对值；图中电平信号变化区域的电压宽度为{Vtn，VDD-|Vtp|}。对于实际的电路来说，电路工艺一旦确定之后，所述的Vtn和Vtp都是确定的值，从而所述电平信号变化区域的电压宽度{Vtn，VDD-|Vtp|}对应确定的时间长度(下文中称之为电平信号变化区域的时间宽度，用TF表示)。
根据图4(b)中示出的电平信号变化区域的时间宽度TF，结合上述图4(a)中的分析，容易得出，在本发明的较佳实施例中：
当TDel＞TF时，电流完全消失，即此时PMOS和NMOS中的其中一个完全截止之后，另一个才开始导通。因此，容易得出，对于Del1和Del2而言，保证电流完全消失的取值范围分别为(TF，TPi-H)和(TF，TPi-L)。在实际电路中，可以在Del1和Del2各自允许的取值范围内，根据应用需要自由选择合适的延时参数，此处不再赘述。
可见，本发明较佳实施例还能够进一步在电平信号变化时，通过引入适当的延时器件，使得PMOS和NMOS中的一个在完全截止之后，另一个才开始导通，从而能够完全消除PMOS和NMOS同时导通的现象，从而大大降低电路功耗。
最后，还需要特别指出的是，上述说明仅是结合本发明较佳实施例所做的展示。例如图3所示的电路结构中，所述NOR和NAND门电路、延时器件Del1和Del2、以及反相器Inv1和Inv2，都可以使用等效的逻辑器件或电路模块实现；由于这些器件及电路均为本领域的常用公知概念，因此不应对实施例中的描述做局限于字面的理解。
同时，由于电路应用场合和使用目的的不同，在一些特殊的场合下，可能上述电路并不总是以图3所示的方式整体应用在电路中，比如为了优化最终输出的信号Po的信号质量，还可以在端口L1与PMOS的G极之间加入用于优化信号质量的信号放大或调节等功能电路，以及在端口L2与NMOS的G极之间加入同样用于优化信号质量的信号放大或调节等功能电路。
因此，容易理解，以上所述仅为本发明的较佳实施例，并非用于限定本发明的精神和保护范围，任何熟悉本领域的技术人员所做出的等同变化或替换，都应视为涵盖在本发明的保护范围之内。
Claims (8)
1、一种减小功耗的装置，包括：N型金属氧化物半导体NMOS和P型金属氧化物半导体PMOS，PMOS的源极与电源相连，NMOS的源极与接地端相连，PMOS的漏极与NMOS的漏极相连；其特征在于，该装置还包括延时反相电路；
所述延时反相电路，用于当输入信号电平发生变化时，开始关断处于导通状态的MOS管，经过设定延时时间后，开始导通处于关断状态的MOS管。
2、根据权利要求1所述的装置，其特征在于，所述延时反相电路包含一个输入端和两个输出端，所述输入端接收输入信号，一个输出端L1与PMOS的栅极相连，另一个输出端L2与NMOS的栅极相连；当输入信号由低电平变为高电平时，在输出端L2将输出信号由高电平变为低电平，经过预设的延时时间TDel1后，在输出端L1将输出信号由高电平变为低电平；当输入信号由高电平变为低电平时，在输出端L1将输出信号由低电平变为高电平，经过预设的延时时间TDel2后，在输出端L2将输出信号由低电平变为高电平。
3、根据权利要求2所述的装置，其特征在于，所述延时反相电路，进一步在接收稳态输入信号时，在输出端L1和L2输出与输入信号反相的信号。
4、根据权利要求3所述的装置，其特征在于，所述延时反相电路包括：与非门(NAND)，或非门(NOR)，延时器件(Del1)和(Del2)，以及反相器(Inv1)和(Inv2)；
与非门(NAND)的一个输入端(端口A1)与或非门(NOR)的一个输入端(端口B2)相连，接收来自外部的输入信号；
与非门(NAND)的输出端(端口L1)与PMOS的栅极相连，端口L1还通过串联的延时器件(Del2)和反相器(Inv2)，连接到或非门(NOR)的另一个输入端(端口B1)；
或非门(NOR)的输出端(端口L2)与NMOS的栅级相连，端口L2还通过串联的延时器件(Del1)和反相器(Inv1)，连接到与非门(NAND)的另一个输入端(端口A2)。
5、根据权利要求4所述的装置，其特征在于，所述延时器件(Del1)的延时参数的范围为(0，TPi-H)，所述延时器件(Del2)的延时参数的范围为(0，TPi-L)；其中，TPi-H表示所述外部输入信号一个周期内的高电平持续时间，TPi-L表示所述外部输入信号一个周期内的低电平持续时间。
6、根据权利要求4所述的装置，其特征在于，所述延时器件(Del1)的延时参数的范围为(TF，TPi-H)，所述延时器件(Del2)的延时参数的范围为(TF，TPi-L)；其中，TPi-H表示所述外部输入信号一个周期内的高电平持续时间，TPi-L表示所述外部输入信号一个周期内的低电平持续时间；TF为电平信号变化区域的时间宽度。
7、根据权利要求1至6中任一项所述的装置，其特征在于，所述端口L1与PMOS的栅极之间进一步包括：
信号放大或调节电路，用于接收端口L1的信号，进行信号质量优化处理后，再输出到PMOS的栅极。
8、根据权利要求1至6中任一项所述的装置，其特征在于，所述端口L2与NMOS的栅极之间进一步包括：
信号放大或调节电路，用于接收端口L2的信号，进行信号质量优化处理后，再输出到NMOS的栅极。
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| CN106027008A (zh) * | 2016-05-30 | 2016-10-12 | 深圳芯能半导体技术有限公司 | 高压驱动电路的防贯通电路 |
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2008
- 2008-08-04 CN CNA2008101342960A patent/CN101335519A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106027008A (zh) * | 2016-05-30 | 2016-10-12 | 深圳芯能半导体技术有限公司 | 高压驱动电路的防贯通电路 |
| CN106027008B (zh) * | 2016-05-30 | 2018-11-13 | 深圳芯能半导体技术有限公司 | 高压驱动电路的防贯通电路 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
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Open date: 20081231 |