CN101334444A - 芯片、芯片互联系统和校验芯片互联的方法 - Google Patents

Abstract

本发明公开了一种校验芯片互联的系统，包括互联的前级芯片和后级芯片，该前级芯片包括校验序列发送单元，该后级芯片包括校验序列接收单元，校验序列发送单元，使用多个单比特数据生成移位校验序列，并将该移位校验序列的数据依次向后级芯片发送；校验序列接收单元，使用移位校验序列中的数据生成移位对比序列，并将该移位对比序列和接收的移位校验序列进行比较得到校验结果。本发明还公开一种校验芯片互联的方法和一种芯片，通过对校验序列和对比序列进行比较，可以实现芯片互联的校验，且技术简单易行，方便测试。

Description

芯片、芯片互联系统和校验芯片互联的方法

技术领域

本发明涉及电子技术领域，尤其指一种芯片、芯片互联的系统和校验芯片互联的方法。

背景技术

随着集成电路技术的日益发展，电子器件及产品系统的集成度越来越高，复杂度也越来越大，因此对于电路系统中芯片部件以及各芯片之间连接的测试技术也随之日趋复杂。

现有技术中针对芯片互联的校验，通常采用JTAG(Joint Test ActionGroup，联合测试行动组)接口或CRC(Cyclical Redundancy Check，循环冗余校验)校验码进行。前者通过JATG标准测试接口并配合仿真器，可以实现检测芯片的互联情况，但是不能检测芯片接口的时序问题；而通过CRC校验码进行芯片接口校验的实现方法较为复杂，且计算量大，消耗的逻辑较多。

发明内容

本发明实施例提供一种芯片、芯片互联系统和校验芯片互联的方法，以解决现有技术中芯片互联校验实现较为复杂的缺陷。

为达到上述目的，本发明实施例提出一种芯片互联的系统，包括互联的前级芯片和后级芯片，所述前级芯片包括校验序列发送单元，所述后级芯片包括校验序列接收单元，

所述校验序列发送单元，使用多个单比特数据生成移位校验序列，并将所述移位校验序列的数据依次向所述后级芯片发送；

所述校验序列接收单元，使用所述移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和接收的所述移位校验序列进行比较得到校验结果。

本发明实施例还提供了一种芯片，包括校验序列接收单元，使用接收到的移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和所述移位校验序列进行比较得到校验结果；所述移位校验序列和所述移位对比序列为PN9序列。

本发明实施例还提供了一种校验芯片互联的方法，包括：

后级芯片接收前级芯片发送的移位校验序列；

所述后级芯片使用所述移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和接收的所述移位校验序列进行比较得到校验结果。

与现有技术相比，本发明实施例使用多个单比特数据并根据预设算法分别在前后级互联芯片中生成移位校验序列及移位对比序列，并通过对该两个序列进行比较可以实现芯片互联的校验，且技术简单易行，方便测试。

附图说明

图1为本发明实施例校验芯片互联的系统结构图；

图2为本发明实施例校验序列发送的示意图；

图3为本发明实施例校验序列接收的示意图；

图4为本发明实施例校验芯片互联的方法流程图。

具体实施方式

下面结合附图对本发明实施例进一步加以阐述。

本发明公开一种芯片互联的系统，其一个实施例如图1所示，包括互联的前级芯片100和后级芯片200，前级芯片100包括校验序列发送单元110，后级芯片200包括校验序列接收单元210。其中，校验序列发送单元110，使用多个单比特数据根据预设的校验算法生成移位校验序列，并将移位校验序列的数据依次向后级芯片200发送；校验序列接收单元210，使用与校验序列发送单元110相同的多个单比特数据，并根据与校验序列发送单元110中相同的校验算法生成移位对比序列，然后将该移位对比序列和接收的移位校验序列进行比较得到校验结果。

其中，校验序列发送单元110进一步包括第一运算子单元111、第一寄存子单元112及数据发送子单元113。第一运算子单元111，使用配置的多个单比特数据并根据预设的校验算法生成移位校验序列，该多个单比特数据及校验算法可以通过手动配置，也可以预先固化在芯片元件中；第一寄存子单元112，与第一运算子单元111连接，对第一运算子单元111中生成的移位校验序列进行移位存储；数据发送子单元113，连接第一寄存子单元112，将第一寄存子单元112中存储的移位校验序列依次向后级芯片200发送。

校验序列接收单元210进一步包括数据接收子单元211、第二运算子单元212、第二寄存子单元213及序列校验子单元214。其中数据接收子单元211，用于接收前级芯片100依次发送的移位校验序列；第二运算子单元212，使用与校验序列发送单元110相同的多个单比特数据，并根据预设算法生成移位对比序列；第二寄存子单元213，与第二运算子单元212相连接，对第二运算子单元212中生成的移位对比序列进行移位存储；序列校验子单元214，连接数据接收子单元211和第二运算子单元212，将第二运算子单元212中生成的移位对比序列与数据接收子单元211所接收的移位校验序列进行比较，如果对应数据相同则校验成功，否则校验失败。

上述本发明系统实施例中，配置的单比特(bit)数据及校验算法可根据具体应用进行选取，下面以PN9序列为例对本系统实施例的应用进行说明。当然，本发明实施例的单比特数据并非局限于PN9序列，还包括PN10、PN11等初始化控制字更长的序列，都可实现本发明实施例的目的。

PN9序列为初始化控制字为9bit的随机序列，对应本系统实施例中第一寄存子单元112及第二寄存子单元213则均由Z₀、Z₁、Z₂、Z₃、Z₄、Z₅、Z₆、Z₇、Z₈的9个单bit串行的移位寄存器组成，该9个单bit串行的移位寄存器中的数据组成一个{Z₀、Z₁、Z₂、Z₃、Z₄、Z₅、Z₆、Z₇、Z₈}的序列，简化表示为{Z₀、Z₁、...Z₈}。而Z₀～Z₈中的初始数据可以通过配置接口进行配置，也可以预先固化在芯片器件中。同时，预先设置本系统实施例使用的校验算法为：

移位后{Z₀、Z₁、...Z₈}＝移位前{Z₁、Z₂、...Z₇、Z₀^Z₄}(1)

式(1)中，“^”为异或运算符号，Z₀、Z₁、...Z₈分别表示Z₀、Z₁、...Z₈位置上的数据，将移位前Z₀和Z₄位置上的数据进行异或，Z₀^Z₄为异或的结果，同时将移位前Z₀～Z₈中的数据依次左移一位，则左移一位以后Z₈位置上的数据暂时为空，然后将数据Z₀^Z₄移入到Z₈的位置上，则移位之后Z₀～Z₇位置上的数据分别与移位之前Z₁～Z₈位置上的数据对应相同，而移位后Z₈位置上的数据即为Z₀^Z₄的结果。

应用如图1所示本发明校验芯片互联的系统实施例时，首先在前级芯片100的校验序列发送单元110中，通过配置接口对Z₀～Z₈的9个单bit数据进行配置，并将预先设定的校验算法一起配置在校验序列发送单元110中；之后开始由第一运算子单元111使用Z₀～Z₈中的单bit数据并根据公式(1)生成移位校验序列；而第一寄存子单元112与第一运算子单元111相连接，对预设的单bit数据在Z₀～Z₈中进行存储并对后续根据(1)生成的移位校验序列进行移位存储；数据发送子单元113则用于将第一寄存子单元112存储的移位校验序列依次向后级芯片200发送，由校验算法可知每次发送位于Z₀位置上的数据。

对应地，后级芯片200的校验序列接收单元210进行芯片互联校验时，首先由数据接收子单元211对数据发送子单元113依次发送的移位校验序列进行接收，另外，后级芯片200中的校验算法可以直接在后级芯片200进行配置，同时也可以通过数据接收子单元211自前级芯片100接收；第二寄存子单元213与第一寄存子单元112相同均为9个单bit串行的移位寄存器，第二寄存子单元213首先接收数据发送子单元113发送的初始的9个单bit数据，该初始的9个单bit数据与校验序列发送单元110中配置的9个单bit数据相同，且该初始的9个单bit数据在第二寄存子单元213中依次存储为Z₀、Z₁、...Z₈，之后则根据第二运算子单元212的运算结果进行移位存储；第二运算子单元212，使用第二寄存子单元212初始存储的Z₀～Z₈中的单bit数据，并根据与前级芯片相同的校验算法公式(1)生成移位对比序列，由第二寄存子单元213进行移位存储；序列校验子单元214，根据第二运算子单元212生成的移位对比序列和接收的移位校验序列进行比较，如果对应数据位相同则校验成功，否则校验失败。

对于序列校验子单元214的具体校验过程，设前级芯片100按周期t生成移位校验序列移位存储并发送序列中位于Z₀的数据，由上述可知，数据接收子单元211首先需要使用9t对初始的9个单bit数据进行接收，并将该9个单bit数据移位存储在后级芯片200的Z₀～Z₈中，而从第10个周期，第二运算子单元212开始使用Z₀～Z₈中的单bit数据并根据与第一运算子单元111相同的校验算法生成移位对比序列，该移位对比序列通过第二寄存子单元213进行移位存储，同时还需由序列校验子单元214，将该移位对比序列与数据接收子单元211接收的移位校验序列进行比较，而具体序列的比较可以通过下述公式描述：

公式(2)中的Z₀和Z₄分别表示位于序列Z₀和Z₄位置上的单bit数据，移位校验序列的数据是从前级芯片100中Z₀的位置输出，对于PN9的序列，前9个周期发送的是前级芯片100中初始设置的9个单bit数据；而移位对比序列的数据则是从第10个周期开始产生的，因为前9个周期后级芯片200用来接收前级芯片100发送的初始9个单bit数据，并将接收的初始9个单bit数据移位存储在Z₀～Z₈中，而不进行校验的操作。当第9个周期结束的时候，后级芯片200的Z₀～Z₈中的数据，则与前级芯片100中初始设置Z₀～Z₈中的9个单bit数据对应相同。则从第10个周期开始，前级芯片100开始发送计算产生的移位校验序列，而后级芯片200也开始生成移位对比序列。移位校验序列是从前级芯片100的Z₀位置输出，移位对比序列则为后级芯片200中Z₀和Z₄位置上数据异或的结果。在芯片互联良好的情况下，移位校验序列的数据和移位对比序列的数据应该是相同的，而根据异或的原理，相同数据异或的结果为0，不相同数据异或的结果为1。因此若校验结果为0，则代表校验通过，芯片互联正常；若校验结果为1，则代表校验失败，芯片互联异常。而校验结果可以通过单独设置校验标识寄存器进行存储，系统只需对标识位进行读取，即可得知校验结果，从而实现芯片互联的校验。

上述本发明校验芯片互联的系统实施例，使用多个单bit数据并根据简易的预设算法分别在互联的前、后级芯片中生成移位校验序列及移位对比序列，并通过对该两个序列的对应数据位进行比较得到校验结果，可以方便地检测出芯片互联故障及时序问题，且消耗器件较少、技术实现简单，同时也可用于芯片的高低温测试，并适用于各种接口的校验，具有较好的通用性。

本发明的实施例还提供了一种芯片，包括校验序列接收单元210，使用接收到的移位校验序列中的数据并根据校验算法生成移位对比序列，然后将该移位对比序列和接收的移位校验序列进行比较得到校验结果。校验序列接收单元210进一步包括数据接收子单元211、第二运算子单元212、第二寄存子单元213及序列校验子单元214。其中数据接收子单元211，用于接收前级芯片发送的移位校验序列；第二运算子单元212，使用接收到的移位校验序列中的数据并根据预设算法生成移位对比序列；第二寄存子单元213，与第二运算子单元212相连接，对第二运算子单元212中生成的移位对比序列进行移位存储；序列校验子单元214，连接数据接收子单元211和第二运算子单元212，将第二运算子单元212中生成的移位对比序列与数据接收子单元211所接收的移位校验序列进行比较得到校验结果。

本发明另一实施例的芯片在上述实施例的基础上进一步包括校验序列发送单元110，使用多个单比特数据根据预设的校验算法生成移位校验序列，并将移位校验序列的数据依次向后级芯片发送。校验序列发送单元110进一步包括第一运算子单元111、第一寄存子单元112及数据发送子单元113。第一运算子单元111，使用配置的多个单比特数据并根据预设的校验算法生成移位校验序列；第一寄存子单元112，与第一运算子单元111连接，对第一运算子单元111中生成的移位校验序列进行移位存储；数据发送子单元113，连接第一寄存子单元112，将第一寄存子单元112中存储的移位校验序列依次向后级芯片发送。

上述本发明实施例芯片的校验序列发送单元110也结合PN9序列及公式(1)的校验算法详细说明如下，并如图2所示，图2为本发明实施例校验序列发送的示意图。Z₀、Z₁、...Z₈对应9个单bit串行的移位寄存器，移位的方向如图中箭头所示，Z₀～Z₈的初始值可以通过配置接口进行配置。寄存器Z₀～Z₈的9bit数据依次向后级芯片发送，且在每个周期执行操作：将Z₀～Z₈依次左移；最左端的寄存器值即Z₀中的数据发送到端口输出；并按公式(1)对Z₀和Z₄进行异或操作将结果移入最右端Z₈中。通过时钟驱动，每个周期均执行上述操作从而产生PN9序列，其实现逻辑如下：

Output＝Z₀；

{Z₀、Z₁、...Z₈}＝{Z₁、Z₂、...Z₇、Z₀^Z₄}。

上述的逻辑语言描述为Z₀中的数据为输出值，且移位后{Z₀、Z₁、...Z₈}＝移位前{Z₁、Z₂、...Z₇、Z₀^Z₄}。

对应地，上述本发明实施例芯片的校验序列接收单元210结合PN9序列及公式(1)的校验算法详细说明如下，并如图3所示，图3为本发明实施例校验序列接收的示意图。Z₀、Z₁、...Z₈同样对应9个单bit串行的移位寄存器，移位的方向如图中箭头所示，在前9个周期接收前级芯片发送的初始9个单bit数据并依次存储在Z₀、Z₁、...Z₈中，从第10个周期开始便在每个周期执行如下操作：将Z₀～Z₈中的数据依次左移；按公式(1)对Z₀和Z₄中的数据进行异或操作，将结果移入最右端的Z₈中，并将从前级芯片接收的移位校验序列数据与该结果进行比较，获得校验结果存储为校验标识位Verify_flag。其实现逻辑如下：

If(receive_count＜9)    //接收计数器receive_cout从0开始计数

 (Verify_flag＝0

  {Z₀、Z₁、...Z₈}＝{Z₁、Z₂、...input}；

  )

 else

  (Verify_flag＝input^(Z₀^Z₄)；

   {Z₀、Z₁、...Z₈}＝{Z₁、Z₂、...Z₇、Z₀^Z₄}；

  )

上述逻辑语言描述为，计数器从0开始计数，当计数小于9时将接收的数据存储在Z₀～Z₈中，并且每接收一个数据就向左移动一位，校验标识位Verify_flag的值为0，表示没有校验的操作；当计数大于或等于9时，校验序列接收单元210使用Z₀～Z₈中的数据，并根据算法：移位后{Z₀、Z₁、...Z₈}＝移位前{Z₁、Z₂、...Z₇、Z₀^Z₄}，生成移位对比序列，并将该移位对比序列与接收的数据，也即移位校验序列进行异或，并将异或的结果设置为校验标识位Verify_flag的值。因此，在图3中需要根据计数器的计数进行判断，当计数小于9时，对接收的数据进行移位存储，不执行校验的操作；当计数大于或等于9时，根据接收的数据进行校验的操作。

由上所述，校验序列接收单元210通过对移位对比序列及移位校验序列对应数据位的比较获得校验结果，并存储为校验标识位Verify_flag，如果其值为真则表示校验失败，反之则标识校验通过；系统通过对校验标识位Verify_flag进行读取即可得知芯片互联或时序是否存在异常，从而实现芯片互联的校验。

本发明还公开一种校验芯片互联的方法，其一实施例如图4所示，包括以下步骤：

S401、预先设置多个单比特数据及校验算法。

本发明实施例中用于生成移位校验序列及移位对比序列的多个单比特数据及校验算法需要预先进行设置，其可以手动通过预留的芯片接口进行配置，也可以预先固化在芯片中。

S402、前级芯片使用该多个单比特数据并根据校验算法生成移位校验序列。

经过步骤S401对单比特数据及校验算法进行设置后，前级芯片开始使用该数据并根据预设的算法生成移位校验序列。

S403、前级芯片使用移位寄存器对移位校验序列进行移位存储，并将移位校验序列的数据依次向后级芯片发送。

本发明校验芯片互联的方法实施例中，使用单比特数并根据预设的校验算法生成移位校验序列，对该序列则采取移位的方式使用串行的移位寄存器进行存储，可按照周期对移位寄存器组中的数据进行校验运算，结合结果及移位前的数据进行移位存储，并从移位寄存器中选定固定位的数据按照相同的周期向后级芯片发送。

S404、后级芯片使用初始接收的多个单比特数据根据预设算法生成移位对比序列，并通过移位寄存器进行移位存储。

后级芯片对前级芯片发送的移位校验序列的校验，是根据自身生成的移位对比序列并通过对应数据位比较而进行。为保证后级芯片生成的移位对比序列与前级芯片生成的移位校验序列同步，后级芯片需对前级芯片中配置的初始多个单比特数据进行接收，并与前级芯片同样存储为多个单比特数据，以作为生成移位对比序列的初始数据位。同时，后级芯片还可以随移位校验序列一起接收在前级芯片预设的校验算法，另一方面，移位对比序列的初始数据及预设算法也可以在后级芯片直接按照与前级芯片相同的配置进行预设。

后级芯片在收到移位校验序列的初始数据位后，则开始根据初始数据位并使用与前级芯片相同的预设算法生成移位对比序列，该序列同样可以通过多个串行的移位寄存器进行移位存储，其生成及移位周期应保持与前级芯片一致，以实现后续的对应数据位校验。

S405、后级芯片根据该移位对比序列及接收的移位校验序列进行比较，如果对应数据位相同则校验成功，否则校验失败。

后级芯片按照与前级芯片相同的周期生成移位对比序列，并且其初始数据位及校验算法均与前级芯片一致，因此移位校验序列与移位对比序列的对应数据位应该相同，后级芯片即据此对接收的移位校验序列数据进行校验，如果其与移位对比序列的对应数据位相同，则校验成功；否则校验失败。另外，校验的结果可由后级芯片存储在校验标识寄存器中，系统可以直接通过对校验标识位进行读取判断芯片互联的状态。

上述本发明实施例，通过使用多个单比特数据并根据较为简易的预设算法分别在前级芯片及后级芯片生成移位校验序列及移位对比序列，并由后级芯片对前级芯片依次发送的移位校验序列进行接收并与移位对比序列的对应数据位进行比较得到校验结果，从而实现芯片互联的校验，其实现较为简单，且校验数据及算法的计算量小，消耗的逻辑运算元件较少。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1、一种芯片互联的系统，包括互联的前级芯片和后级芯片，其特征在于，所述前级芯片包括校验序列发送单元，所述后级芯片包括校验序列接收单元，

所述校验序列发送单元，使用多个单比特数据生成移位校验序列，并将所述移位校验序列的数据依次向所述后级芯片发送；

所述校验序列接收单元，使用所述移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和接收的所述移位校验序列进行比较得到校验结果。

2、如权利要求1所述芯片互联的系统，其特征在于，所述校验序列发送单元进一步包括：第一运算子单元、第一寄存子单元和数据发送子单元，

所述第一运算子单元，使用所述多个单比特数据并根据预设算法生成移位校验序列；

所述第一寄存子单元，与所述第一运算子单元连接，对所述移位校验序列进行移位存储；

所述数据发送子单元，将所述移位校验序列依次输出。

3、如权利要求1所述芯片互联的系统，其特征在于，所述校验序列接收单元进一步包括：数据接收子单元、第二运算子单元、第二寄存子单元和序列校验子单元，

所述数据接收子单元，接收所述前级芯片依次发送的移位校验序列；

所述第二运算子单元，使用所述移位校验序列中的数据并根据预设算法生成移位对比序列；

所述第二寄存子单元，与所述第二预算子单元连接，对所述移位对比序列进行移位存储；

所述序列校验子单元，连接所述数据接收子单元和所述第二运算子单元，将生成的移位对比序列与所接收的移位校验序列进行比较，如果对应数据相同则校验成功，否则校验失败。

4、如权利要求1至3任一项所述芯片互联的系统，其特征在于，所述移位校验序列及移位对比序列为PN9序列，所述单比特数据包括Z₀、Z₁、Z₂、Z₃、Z₄、Z₅、Z₆、Z₇、Z₈，所述预设算法为：

移位后{Z₀、Z₁、Z₂、Z₃、Z₄、Z₅、Z₆、Z₇、Z₈}＝移位前{Z₁、Z₂、Z₃、Z₄、Z₅、Z₆、Z₇、Z₀^Z₄}；

所述^为异或的逻辑运算符号。

5、一种芯片，其特征在于，包括校验序列接收单元，使用接收到的移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和所述移位校验序列进行比较得到校验结果；所述移位校验序列和所述移位对比序列为PN9序列。

6、如权利要求5所述芯片，其特征在于，所述芯片还包括校验序列发送单元，使用多个单比特数据生成移位校验序列，并将所述移位校验序列的数据依次输出。

7、一种校验芯片互联的方法，其特征在于，包括：

后级芯片接收前级芯片发送的移位校验序列；

所述后级芯片使用所述移位校验序列中的数据生成移位对比序列，并将所述移位对比序列和接收的所述移位校验序列进行比较得到校验结果。

8、如权利要求7所述校验芯片互联的方法，其特征在于，在所述后级芯片接收前级芯片发送的移位校验序列之前，还包括：所述前级芯片使用多个单比特数据根据预设算法生成移位校验序列，并将所述移位校验序列的数据依次向所述后级芯片发送。

9、如权利要求7所述校验芯片互联的方法，其特征在于，在所述后级芯片使用所述移位校验序列中的数据生成移位对比序列之前，还包括：

所述前级芯片向所述后级芯片发送所述移位校验序列；

所述后级芯片将接收的所述移位校验序列中的数据进行移位存储。

10、如权利要求7所述校验芯片互联的方法，其特征在于，所述将移位对比序列和接收的移位校验序列进行比较得到校验结果具体包括：若所述移位对比序列和所述移位校验序列的对应数据相同，则校验成功，否则校验失败。

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