CN101313288A - 具有单命令和合并命令的存储系统 - Google Patents

具有单命令和合并命令的存储系统 Download PDF

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CN101313288A CNA2006800439332A CN200680043933A CN101313288A CN 101313288 A CN101313288 A CN 101313288A CN A2006800439332 A CNA2006800439332 A CN A2006800439332A CN 200680043933 A CN200680043933 A CN 200680043933A CN 101313288 A CN101313288 A CN 101313288A
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Abstract

在一些实施例中，芯片包括请求队列和调度电路，该请求队列包含写请求，该调度电路用于调度命令，所述命令包括对写请求进行响应的命令。该芯片还包括模式选择电路，用来监视请求队列并对其进行响应从而为调度电路选择第一或者第二模式，其中，在第一模式中，调度电路将某些命令作为单独的单命令进行调度，在第二模式中，调度电路调度合并命令来表示多于一个的单独的单命令。还描述了其它实施例。

Description

具有单命令和合并命令的存储系统
技术领域
本发明的实施例涉及存储系统，其中，存储器控制器在第一模式和第二模式之间动态改变，在第一模式中，存储器控制器以单独的单命令(singlecommand)来提供某些命令，而在第二模式中，存储器控制器提供一合并命令(consolidated command)来表示多个单命令。
背景技术
对于存储系统中的存储设备，已经提出了多种方案。例如，在典型的同步动态随机存取存储器(SDRAM)系统中，存储设备通过双向数据总线来传递数据，并通过命令和地址总线来接收命令和地址。在多点配置(耦合三个或更多的点)中，存储设备具有连接到总线的短线(stub)。其它设计包括点对点信号传输(两点耦合)。点对点信号传输可以是单向或双向的。信号传输可以是单端的(single ended)或者差分的(differential)。在一些系统中，地址、命令以及写数据可能在同一导线上。
存储器控制器给存储设备提供各种命令。这些命令包括激活命令(ACT)、预充电命令(PRE)、读命令(RD)和写命令(WR)。读命令和写命令有时被称为CAS命令。
存储模块包括基板(substrate)，其上布置有多个存储设备。存储设备可以位于基板的仅一侧或者基板的两侧。在某些系统中，基板上还可以布置缓冲器。对于至少一些信号，缓冲器在存储器控制器(或者另一个缓冲器)和模块上的存储设备之间充当接口。在这样的有缓冲系统中，在存储器控制器和缓冲器之间使用的信号传输可以不同于在缓冲器和存储设备之间所使用的。双列直插存储模块(DIMM)是存储模块的一个例子。多个模块可以是串行的和/或并行的。一个系统可以包括一个或多于一个的存储通道。
一些计算机系统中，一些存储设备在主板上，而其它存储设备在主板上的连接器中的存储模块或者其它插卡上。
在一些存储系统中，存储设备接收信号并将其中继到其它存储设备，并且向下一个存储设备提供所请求的数据信号。通过点对点单向返回链路，从环状的一连串存储设备中的最后一个存储设备、或者从并非是该一连串中最后一个存储设备的那个存储设备，可以将读数据信号提供给存储器控制器。
存储器控制器已被用于芯片组中枢(hub)中以及包含处理器核心的芯片中。一些计算机系统包括无线发射机和接收机电路。
附图说明
从下面给出的详细说明中，以及从本发明的实施例的附图中，将会更完整地理解本发明，然而，不应将这些当作把本发明限制到所述的具体实施例，而是仅用于解释和理解。
图1是根据本发明一些实施例，包括了存储器控制器和存储设备的系统的方框图。
图2是根据本发明一些实施例，图1中的存储器控制器的某些细节的方框图。
图3是说明本发明一些实施例的某些方面的流程图。
图4是根据本发明一些实施例，图1中的存储器控制器的某些细节的方框图。
图5是根据本发明一些实施例，图1中的存储设备的某些细节的方框图。
图6是根据本发明一些实施例，图5中的一部分的某些细节的方框图。
图7和8每个都是说明本发明一些实施例的某些方面的时序图。
图9至13每个都是根据本发明一些实施例的系统的方框图。
具体实施方式
参见图1，系统10包括存储器控制器12以及存储设备14。在图1的特定实施例中，信号通过单向点对点链路18从存储器控制器12传送到存储设备14，以及通过单向点对点链路20从存储设备14传送到存储器控制器12。在一些实施例中，链路18上的信号包括命令、地址和写数据信号，链路20上的信号是读数据。例如，链路18包括6个导线路径(conductorlane)，链路20包括8个导线路径，每一个可以包括一条导线或者具有差分信号传输的两条导线。按照惯例，从存储器控制器12到存储设备14的信号被称为往南的(SB)，而从存储设备14到存储器控制器12的信号被称为往北的(NB)，但这种惯例并非必须。存储设备12可以是DRAM或者其它类型的存储设备。
存储器控制器12的一些不同的实施例提供不同的命令给存储设备14。这些命令包括单命令(单个的激活命令(ACT)、预充电命令(PRE)、单个的读命令(RD)、单个的写命令(WR))以及合并命令(合并的激活/读命令(ACT/RD)、合并的激活/写命令(ACT/WR))。读命令和写命令有时被称为CAS命令。因此，ACT/RD和ACT/WR命令可以更一般地称为ACT/CAS命令。也可以有其它的命令。
在图1的例子中，更多的路径专用于读数据而非命令、地址和写数据的一个原因就是，希望保持路径总数小于一个特定数目，并且大部分应用趋向于更加是读密集型的而非写密集型的。尽管如此，在一些情况下，SB链路18的可用带宽(BW)可能被严格限制。一种释放链路18的容量的方式就是提供合并命令。
单命令的优点之一就是它们更可能被最优地调度。(本文中，“最优的”并不一定表示数学上的最优，而是表示至少一般上接近于数学上的最优)。在一些实施例中，利用即时(JIT)调度，命令次序可以在稍后的时间决定，甚至在可能的最后时间决定，结果是最优的调度。此外，利用JIT调度，围绕存储设备核心定时约束而进行的调度可以更具灵活性。然而，这些单命令潜在的不足就是链路18上的命令通信量可能增加，从而降低可用的写数据BW，并且在某些情况下加剧了写BW限制问题。
为解决这一问题，调度电路32可以在写数据通信量不是特别高的时候调度单命令，而在写数据通信量特别高的时候调度合并命令。
图2说明了包括在存储器控制器12的一些实施例中的某些细节，但本发明并不受限于这些细节。图12包括读请求队列26和写请求队列28。来自读请求队列26的读请求和来自写请求队列28的写请求被提供给调度电路32，该调度电路可以响应于这些请求为存储设备14调度读和写命令。命令状态选择电路30至少部分地基于对写请求队列28的分析，决定调度电路32应处于第一还是第二模式。在第一模式中，调度电路32将激活命令和读命令作为分别的单命令来进行调度，将激活命令和写命令作为分别的单命令来进行调度。在第二模式中，调度电路32调度相应的合并的激活/读命令和激活/写命令。调度电路32调度的命令由发射机36提供给链路18。存储器控制器12还包括接收机38，用于接收链路20上的信号。存储器控制器12包括图2中未示出的其它电路。
图3是说明一些实施例中存储器控制器12的某些方面的流程图。在其它实施例中，存储器控制器12的操作可以稍有不同。参见图3，调度电路32考虑要调度的下一条命令(框40)。如果下一条命令是预充电命令或者带有页面命中的CAS(读或写)命令，则调度电路32把预充电、读或写命令作为单命令进行调度。
如果要考虑的下一条命令是激活命令，这意味着随后跟着的会是读命令或写命令。这时，如果存储器控制器12处于第一模式，调度电路32把激活命令作为单命令进行调度(框42)，如果存储器控制器12处于第二模式，调度电路32把激活命令作为一合并命令(ACT/RD或ACT/WR)的一部分进行调度(框46)。判定框44表示判断存储器控制器12处于第一还是第二模式。
模式选择电路30决定调度电路32将处于第一还是第二模式。模式选择电路30作出决定的方式是多样的。一种就是设定关于写请求队列的填满程度的一个阈值。该阈值可以是写请求队列28中的写请求的数目。在一些实施例中，如果写请求队列28中的写请求的数目与该阈值有第一关系，那么模式选择电路30令调度电路32处于第一模式。如果队列28中的写请求的数目与该阈值有第二关系，那么模式选择电路30令存储器控制器12处于第二模式。在一些实施例中，第一关系是小于，第二关系是大于或等于。在另一些实施例中，第一关系是小于或等于，第二关系是大于。然而，本发明并不局限于将写请求的实际数目与阈值进行比较。
模式选择电路30可以采用其它方式来决定存储器控制器12应处于哪个模式。例如，模式选择电路30可以监视没有被有效的写请求占用的队列空间的数目，而不是被占用的队列空间的数目。这时，第一和第二关系可能有所不同。还可以使用其它方式。例如，如果写请求的类型超过一种，模式选择电路30可以对不同的指令提供不同的权重。例如，在一些实施例中，模式选择电路30可以依据写请求是涉及页缺失还是页命中来赋予写请求不同的权值。而且，加权系统中可以有一个或两个阈值。在一些实施例中，模式选择电路30在决定模式时可以考虑其它因素，例如存储设备14的热度。在一些实施例中，调度电路32默认处于第一模式。
写请求的数目可能很快地超过或低于阈值。在一些实施例中，有多于一个的阈值。例如，有一个阈值用来从第一模式切换至第二模式，而另一个阈值用来从第二模式切换至第一模式。
图4与图2类似，不同的是有一个包含读/写字段50的组合的读和写请求队列48。在这些实施例中，模式选择电路30可以基于针对队列48中的有效项的字段50的内容，考虑队列48中有多少写请求。还可以使用其它方式。
图5说明了根据一些实施例的存储设备14的细节，但本发明并不局限于这些细节。在图5中，来自链路18的信号由接收机52接收并提供给信号分离电路54。写数据被提供给写缓冲器62，而命令被提供给命令处理电路56。写缓冲器62可以按如下使用。在一些协议中，对于写请求，写数据被首先提供。写命令和地址被随后提供。写数据停留在写缓冲器62中，直到相关的命令和地址使其被写入核心64(或者被中继至下一个存储设备(见图9))。核心64可以包括多个存储体(bank)和各种其它电路，例如解码器。解码器也可以位于核心64之前。在一些实施例中，并不像这样包含写缓冲器来保存写数据。
核心64把读数据返回至内部数据链路70。发射机72从链路70接收读数据并将其提供给外部链路20。
图6示出了命令处理电路56的一些实施例的其它细节，但在其它实施例中，电路是不同的并且附加的电路可以被包括在图6的实施例中。在图6中，命令处理电路56包括：命令缓冲器86，用于保存命令；以及逻辑88，用于确定该命令是否是一个合并命令，以及如果是的话，要将其转换成哪些单命令。
再参见图5，如果特定的接收到的命令是单个的激活命令、单个的读命令或者单个的写命令，则命令处理电路56将该特定命令作为单命令提供给核心64。然而，如果读或者写命令是一条合并命令，则命令处理电路56把该合并命令转换成两个单命令以提供给核心64。图7和图8提供了这些情况的例子，但本发明并不局限于图7和图8的这些细节。
图7说明了在外部链路18上提供两条单命令(ACT和RD)的情形。在时间tPropSB后，它们被提供给内部命令链路60。因为它们是两条单命令，命令处理电路56会让它们通过。时间tRCD是激活命令和读命令之间的最小时间量。时间tCL是从核心63接收到读命令到读数据被放在内部数据链路70上之间的时间。时间tpropNB是从读数据被放到内部数据链路70上到它们被存储器控制器12通过外部数据链路20接收这一段时间。注意，tRCD、tCL、tpropNB、命令和读数据的相对长度是经过选择以便于绘制图7，它们并非精确的。
图8说明了在外部链路18上提供合并命令ACT/RD的情形。命令处理电路56把合并命令ACT/RD转换成两条单命令ACT和RD，并把它们提供给内部数据总线60。之后，读数据被核心64提供给内部链路70，如图7所示。
在一些实施例中，图7中每条单独的命令占用一个命令帧。在一些实施例中，没有被命令占用的任何命令帧可以具有被调度到其中的写数据。
除了在链路18上提供更多的可用帧，合理使用合并命令可以减少存储设备的总的输入/输出功率。然而，如上文所述，使用合并命令可能导致次优的调度，这又可能导致更多命令被调度。问题出现在当ACT和CAS命令同时被调度到链路18上时。ACT命令部分依然是以JIT的形式来调度，而CAS部分是在它被以JIT的形式调度之前tRCD时间时调度的。随着经过了tRCD时间，对CAS的调度可能不是最优的。次优的调度可能导致命令数目的增加而非减少。例如，对于非最优的调度，可能发生更多的页缺失，这导致更多的命令。这又将更多地限制写带宽。而且，在一些实施例中，ACT和CAS的接收间隔须至少是tRCD。因此，因为这些限制，调度ACT的唯一方式就是存储器控制器是否可以在一时间调度ACT并在至少tRCD之后调度CAS。相比于只调度一条命令，一次调度两条命令不大可能是最优的。
在这里描述的基于要求的调度器可以在调度单命令和调度合并命令之间切换。在一些实施例里，该要求可以是基于当前工作负荷所需的写BW的数目，这可以由写请求队列的瞬时深度来决定。当写BW超过某一阈值时，存储器控制器可以开始调度合并命令。否知，它只会调度单命令。因此，对于读密集的应用，所需的写BW会很低并且写请求队列的深度会很小，所以，调度器可以调度单命令。然而，对于其中系统通常受单命令的写BW限制的写密集的应用，写请求队列趋向于被填满，存储器控制器会开始合并命令，以试图满足更多的写BW。
自适应合并调度协议可以允许利用由合并命令带来的功率和命令BW上的节约，而不会损失太多的性能。如果只调度了合并命令，那么性能会降低，这是由于合并命令不大可能被最优地调度。如果只调度了单命令，那么性能会降低，这是由于潜在限制的写BW。自适应合并调度算法通过仅基于所测量或预测的写BW来进行合并，以尝试解决这些不足。
图7和8中的命令的地址可以与命令一起在分组中被提供或者被分开提供。尽管并非必须，写数据也可以与命令一起在分组中被提供。如果写数据与命令一起在分组中被提供，该命令并非必须是针对该写数据的。
利用单个的或合并的写命令对存储设备14进行的操作类似于图7和图8所示，不同之处在于读数据并不由核心64响应于写命令来提供，并且在一些实施例中，写数据在相关的写命令被提供之前被提供给写缓冲器62。
存储器控制器12和存储设备14可以应用于多种系统。每个存储设备可以是单独的芯片，或者多于一个的存储设备可以被包含在一个芯片上。如图9所示，存储器控制器112可以与存储器控制器12相同或不同。存储设备120-1…120-N可以与存储设备14相同或不同。在一些实施例中，存储设备120-1…120-N每个都是包括在存储模块122的基板124上的单独的芯片。这些芯片可以在基板124的单侧或者每一侧。存储设备130-1…130-N位于存储模块132的基板134上。导线116-1…116-N在存储器控制器112和存储设备120-1…120-N之间传递各种信号。导线126-1…126-N在存储设备120-1…120-N和存储设备130-1…130-N之间传递各种信号。在一些实施例中，导线128-1…128-N以环状形式从存储设备130-1…130-N向存储器控制器12提供信号，但这并非必须。还可以有没有示出的其它导线。
在一些实施例中，导线116-1…116-N和126-1…126-N在每个方向都包含单向导线(如图1)，而在其它实施例里，它们只包含其信号远离存储器控制器112的方向的单向导线。在其它实施例里，它们包含一些双向导线。信号可以从存储器控制器112发送至存储设备120-1…120-N并且随后被存储设备120-1…120-N中继到存储设备130-1…130-N。导线116-1…116-N、126-1…126-N和128-1…128-N中的每一个都包含多个路径，每个路径可以是一条或两条导线。在其它一些实施例中，存储设备120-1…120-N并不在存储模块的基板上，而是在主板上。这时，基板124可以表示主板而不是存储模块的基板。图9或者其它图示出了单个存储设备，但是也可以有一个存储设备链。
图10说明了一个系统，其中存储设备170-1…170-N位于存储模块基板160上，而存储设备190-1…190-N位于存储模块基板180上。这些存储设备中的每一个可以与存储设备14相同或不同。存储器控制器150可以与存储器控制器12相同或不同。在一些实施例中，存储器控制器150和存储设备170-1…170-N通过缓冲器162进行通信，而存储器控制器150和存储设备190-1…190-N通过缓冲器162和182进行通信。在这样的有缓冲的系统，存储器控制器和缓冲器之间使用的信号传输可以不同于缓冲器和存储设备之间所使用的。一些实施例可以包括未在图10中示出的其它导线。
图11说明了与存储器控制器202耦合的第一通道206和第二通道216，存储器控制器202可以与存储器控制器12相同或不同。通道206和通道216分别耦合到包含如本文所述的存储设备的存储模块208和218。
在图12中，存储器控制器252(表示如前述的任一存储器控制器)被包含在芯片250中，芯片250还包含一个或多个处理器核心254。输入/输出控制器芯片256耦合到与芯片250，并且还耦合到无线发射机电路和无线接收机电路258。在图13中，存储器控制器252被包含在中枢芯片274中。中枢芯片274耦合于芯片270(包含一个或多个处理器核心272)和输入/输出控制器芯片278之间。输入/输出控制器芯片278耦合到无线发射机电路和无线接收机电路258。
附加的信息和实施例
本发明并不限于图1所示的芯片间互连。在一个可选系统中，存储器控制器12通过链路18耦合到存储设备14，而链路20耦合到下一个存储设备(例如，类似于图9中的存储设备130-1)而非存储器控制器12。读数据通过其它导线(例如图9中的128-1)被提供给存储器控制器12。还可以采用其它方案。
还可以有本文所述之外的其它的单命令或合并命令。在一些实施例中，可以有一些合并命令(本文没有具体描述)同时出现在第一或第二模式中。可以有一些合并命令(本文没有具体描述)被转换成三个单命令。
本发明并不局限于任何特定的信号传输技术或者协议。例如，信号传输可以是单端的或者差分的。信号传输可以包括仅两个电压电平或者两个以上的电压电平。信号传输可以是单倍数据速率、双倍数据速率、四倍数据速率或八倍数据速率。信号传输可以包含编码符号和/或分组符号。时钟(或选通)信号可以与上述信号分开传送，也可嵌入于上述信号中。可以采用各种编码技术。本发明并不局限于特定类型的发射机和接收机。发射机和接收机以及其它电路中可以采用各种计时技术。图中的接收机符号可以包括初始接收电路和相关的锁存及计时电路。芯片间的导线每个都可以是点对点的，或者每个都可以是多点布置的，或者有些是点对点的而其它的是多点布置的。
在示出一个或多个模块的图中，还可以有一个或多个另外的模块与所示的模块并行和/或串行。
在图中的系统的实际实现中，还可以有其它的电路、控制线以及可能互连，这些并未示出。当图中显示两个块通过导线连接时，可能有未示出的中间电路。块的形状和相对大小并不一定对应实际的形状和相对大小。
实施例是本发明的具体实现或者例子。说明书中对“一实施例”、“一个实施例”、“一些实施例”或者“其它实施例”的引用表示：结合这些实施例而描述的特定的特征、结构或特性至少是包含在一些实施例中，但并不必然包含在本发明的所有实施例中。各处出现的“一实施例”、“一个实施例”或者“一些实施例”并不必然都是指同一个实施例。
当叙述元件“A”耦合到元件“B”时，元件A可以直接耦合到元件B，也可以是间接耦合，例如，通过元件C。
当说明书或权利要求书记载组件、特征、结构、处理或特性A“引起”组件、特征、结构、处理或特性B时，表示“A”至少部分地引起“B”，但还可以有至少一个其它组件、特征、结构、处理或特性参与引起“B”。
如果说明书记载一组件、特征、结构、处理或特性“可以”、“可能”或“能够”被包括，则该特定组件、特征、结构、处理或特性并不必须被包括。当说明书或权利要求书引用“一”元件时，并不表示只能有一个该元件。
本发明并不局限于这里所述的具体细节。事实上，可以在本发明的范围内对上述说明书和附图进行许多其它的变更。因此，是下述权利要求，包括其任意变型，定义了本发明的范围。

Claims (20)

1、一种芯片，包括：
请求队列，包含写请求；
调度电路，用于调度命令，所述命令包括对所述写请求进行响应的命令；以及
模式选择电路，用于监视所述请求队列，并响应于该请求队列而为所述调度电路选择第一或者第二模式，其中，在所述第一模式中，所述调度电路将某些命令当作单独的单命令进行调度，在所述第二模式中，所述调度电路调度合并命令来表示多于一个的单独的单命令。
2、如权利要求1所述的芯片，其中，所述合并命令包括一激活/读命令，其表示单独的单个激活命令和单个读命令，并且所述合并命令包括一激活/写命令，其表示单独的单个激活命令和单个写命令。
3、如权利要求1所述的芯片，其中，所述监视操作包括，确定所述请求队列中的写请求的数目与阈值有第一还是第二关系，如果该数目与所述阈值有所述第一关系，那么所述模式选择电路选择所述第一模式，如果该数目与所述阈值有所述第二关系，那么所述模式选择电路选择所述第二模式。
4、如权利要求1所述的芯片，其中，所述第一关系是小于，而所述第二关系是大于或等于。
5、如权利要求1所述的芯片，其中，所述模式选择电路响应于第一阈值被越过，从所述第一模式切换到所述第二模式，以及响应于第二阈值被越过，从所述第二模式切换到所述第一模式。
6、如权利要求1所述的芯片，其中，所述监视操作包括，取决于写请求涉及页缺失还是页命中，给所述写请求赋予不同的权值。
7、如权利要求1所述的芯片，其中，如果所述调度电路处于所述第一模式并且所述模式选择电路选择了所述第一模式，那么所述调度电路保持不变。
8、如权利要求1所述的芯片，其中，如果所述调度电路处于所述第一模式并且所述模式选择电路选择了所述第二模式，那么所述调度电路被从所述第一模式切换至所述第二模式。
9、如权利要求1所述的芯片，其中，如果所述调度电路处于所述第二模式并且所述模式选择电路选择了所述第一模式，那么所述调度电路被从所述第二模式切换至所述第一模式。
10、如权利要求1所述的芯片，其中，在所述第一模式中，所述调度电路执行即时调度。
11、如权利要求1所述的芯片，其中，所述调度电路默认处于所述第一模式，并且所述模式选择电路提供信号将所述调度电路改变至所述第二模式。
12、如权利要求1所述的芯片，其中，所述请求队列是写请求队列，并且所述芯片还包括读请求队列。
13、一种芯片，包括：
接收机，用于接收包括命令在内的信号；
命令处理电路，用于将合并命令转换成相应的单独的单命令；以及
存储器核心，用于接收所述单独的单命令。
14、如权利要求13所述的芯片，其中，所述合并命令包括一激活/读命令，而所述相应的单命令为激活命令和读命令；并且所述合并命令包括一激活/写命令，而所述相应的单命令为激活命令和写命令。
15、如权利要求13所述的芯片，其中，所述命令处理电路包括命令缓冲器和逻辑，该逻辑用于检测哪些命令是合并命令、将所述合并命令转换成所述相应的单命令、并检测作为单命令被传送到所述存储器核心的单命令。
16、一种系统，包括：
第一芯片，其包括：
写请求的请求队列；
调度电路，用于调度命令，所述命令包括对所述写请求进行响应的命令；
模式选择电路，用于监视所述请求队列，并响应于该请求队列而为所述调度电路选择第一或者第二模式，其中，在所述第一模式中，所述调度电路将某些命令当作单独的单命令进行调度，在所述第二模式中，所述调度电路调度合并命令来表示多于一个的单独的单命令；以及
发射机，用于发送所调度的命令；
链路，其耦合到所述发射机；
第二芯片，其包括：
接收机，其耦合到所述链路，用于接收包括所调度的命令在内的信号；
命令处理电路，用于将所述合并命令转换成单独的单命令；以及
存储器核心，用于接收所述单独的单命令。
17、如权利要求16所述的系统，其中，所述某些命令包括激活命令和读命令，其被合并为一激活/读命令，并且所述某些命令包括激活命令和写命令，其被合并为一激活/写命令。
18、如权利要求16所述的系统，其中，如果所述调度电路处于所述第一模式并且所述模式选择电路选择了所述第一模式，那么所述调度电路保持不变。
19、如权利要求16所述的系统，其中，所述第一芯片包括至少一个处理器核心。
20、如权利要求16所述的系统，其中，所述第一芯片耦合到无线发射机电路和无线接收机电路。
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