CN101308839A - 多端口cam单元及其制造方法 - Google Patents

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Abstract

本发明涉及多端口CAM单元及其制造方法。提供了一种多端口CAM单元，其中基本上减小了增加传输距离的不利影响。利用三维集成获得本发明的多端口CAM单元，其中多个有源电路层被垂直堆叠并采用垂直对准的互连以将叠层中的一个叠层中的器件连接到另一叠层中的另一器件。通过垂直对准的互连垂直堆叠多个有源电路层，可以在主数据存储单元之上或之下的独立的层上实现所述多端口CAM的每个比较端口。这允许在与标准随机存储器(RAM)相同的面积足印内实现所述多端口CAM结构，从而最小化数据存取和匹配比较延迟。每个比较匹配线和数据位线具有与简单二维静态随机存储器(SRAM)单元阵列相关的长度。

Description

多端口CAM单元及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。更具体而言，本发明涉及多端口内容可寻址存储器(CAM)单元，其中CAM单元的每一个比较端口位于垂直邻近主数据存储单元的独立的层中。本发明还提供了一种制造这样的多端口CAM单元的方法，其中在形成该多端口CAM单元时采用了三维(3D)集成。
背景技术
几乎每一个现代微处理器都应用高速缓冲存储器，由此将一些指令和/或数据存储在这样的存储器中，该存储器比主存储器的位置更近并可以被更快速度地访问。该类存储器通常称为高速缓冲存储器。当高速缓冲存储器紧密集成到处理器的执行流水线中时，其被称为L1(例如，1级)高速缓冲存储器。
图1示出了现有技术微处理器108(例如CPU)及其与存储器子系统的连接的系统级表示。在该实例中，微处理器包括L1指令高速缓冲存储器100以及L1数据高速缓冲存储器102。系统还包括保存指令和数据的L2高速缓冲存储器104，以及作为L2高速缓冲存储器104的后备的L3高速缓冲存储器106。
微处理器的性能与L1数据高速缓冲存储器的存取时间关系密切。事实上，这很重要，L1数据高速缓冲存储器102的存取时间是决定微处理器频率指标的核心因素。为了改善L1数据高速缓冲存储器102的存取时间，逻辑设计师有时会采用的“窍门”之一是使用基于CAM的方法取代更为常规的基于目录的方法，其典型地被用在L2高速缓冲存储器104的设计中。
图2是基于CAM的L1数据高速缓冲存储器的框图表示。与常规基于目录的方法中具有分开的目录加数据阵列不同，在基于CAM的L1数据高速缓冲存储器中，设计目录和数据阵列作为单一的结构而工作。CAM(内容可寻址存储器)具有标签区域206和数据区域208，标签区域206保存高速缓冲存储器中的所有线的地址，数据区域208保存高速缓冲存储器中的所有线的数据。
在基于目录的高速缓冲存储器中，微处理器这样搜索高速缓冲存储器，通过在目录中选择一些线(典型为1-8条线)来读，之后发送它们通过比较器以确定是否有“命中”。在一些实施方式中，比较器结果形成了部分地址以用于从单独的数据阵列读。在其他实施方式中，数据阵列读所有可能的“命中”位置并同时进行目录读-比较操作，然后使用“命中”结果来选择哪些数据是微处理器所实际请求的。
在基于CAM的高速缓冲存储器中，微处理器这样搜索高速缓冲存储器，立刻比较搜索标签226与所有高速缓冲存储器的有效标签，然后使用比较结果(匹配线204)作为解码地址到数据区域208中来读。仅仅读出需要的数据224，并且在数据区域读之后没有等待目录命中结果的多路复用器。匹配线204还经过约化(reduction)OR来生成表示搜索是命中还是失败(miss)的查找结果222。
在微处理器中有几种操作需要对L1数据高速缓冲存储器进行标签搜索。装入操作希望从存储器读数据并将数据放入寄存器。当执行装入时，首先发送装入请求216到高速缓冲存储器控制仲裁器202以进行L1数据高速缓冲存储器查找。如果找到标签匹配，那么查找被定义为标签搜索加数据读。装入请求216具有相关的装入地址210，使用该装入地址210形成用于装入的搜索标签226。存储操作需要写数据到存储器。当执行存储时，首先发送存储请求218到高速缓冲存储器控制仲裁器202以进行L1数据高速缓冲存储器搜索。存储请求218具有相关的存储地址212，使用该存储地址212形成用于存储的搜索标签226。如果命中，将命中的位置通知存储请求程序(requestor)，以便使其了解在高速缓冲存储器的哪里写存储的数据或者是否发送存储请求到L2高速缓冲存储器104或存储器。探查(snoop)操作希望知道线是否在高速缓冲存储器中，有时是为了使来自高速缓冲存储器的线无效。当执行探查时，首先发送探查请求220到高速缓冲存储器控制仲裁器202以进行L1数据高速缓冲存储器搜索。探查请求220具有相关的探查地址214，使用该探查地址214形成用于探查的搜索标签226。如果命中，将命中的位置通知探查请求程序，以使其知道，如果需要进行无效操作，应使哪个标签无效。
对每一个请求类型(装入、存储、探查)，高速缓冲存储器控制仲裁器202选择一个请求并告知搜索标签多路复用器(例如mux)200选择哪个地址以形成搜索标签。然后由选择的请求进行高速缓冲存储器操作。其他请求(如果存在)必须等待，直到下一仲裁周期以再次尝试。这意味着，在多个请求程序同时请求时，会延迟一些请求对高速缓冲存储器的访问。增加延迟会“丢失”操作，该延迟降低了微处理器的性能。
采用多端口CAM是有益的，该多端口CAM将允许同时进行多个CAM搜索。这会增加L1数据高速缓冲存储器的带宽以进行高速缓冲存储器搜索，从而改善性能。这还会减少对于高速缓冲存储器控制仲裁和地址复用(muxing)的需要，从而导致更快的高速缓冲存储器访问并得到更高的频率，进而改善了性能。
常规的CAM设计本质上是二维的。由于需要更多的布线线路以将用于每一个CAM端口的唯一搜索标签传送至每一个CAM单元，以及归因于在每一个CAM单元内进行额外的标签比较所需要的面积，所以CAM单元本身会变大，所以具有三个或更多的CAM端口会增加CAM宏的面积。该面积增加将导致较长的布线距离，而较长的布线距离将使存取时间变慢。需要新的解决方案，用于提供多端口CAM的有益效果而没有布线距离增加的负面效果。
发明内容
本发明提供了一种多端口CAM单元，其中基本上降低了增加传输距离的不利影响。在本发明中通过利用三维集成来实现这一点，其中多个有源电路层被垂直堆叠并采用垂直对准的互连以将来自叠层中的一个叠层的器件连接到另一叠层中的另一器件。
通过垂直对准的互连垂直堆叠多个有源电路层，可以在主数据存储单元之上或之下的独立的层上实现所述多端口CAM的每一个比较端口。这允许在与标准随机存储器(RAM)相同面积的足印内实现所述多端口CAM结构，从而最小化数据存储和匹配比较延迟。每个比较匹配线和数据位线具有与简单二维静态随机存储器(SRAM)单元阵列相关的长度。
本发明的三维方法使得多端口CAM的匹配线和位线的互连延迟和与常规二维RAM阵列的位线相关的互连延迟是可比较的。改善了用于单或多端口CAM阵列的标准2D方法的匹配线访问。基础RAM层可以与标准SRAM相同，不需要开发用于CAM单元的额外的分划板(reticle)增强技术。
一般而言，本发明提供了一种多端口CAM，其包括：
多个比较基元(或者电路)，其被垂直堆叠在存储基元(电路)的顶上或之下，优选在顶上，所述多个比较基元和所述存储基元分别位于独立的晶片内并通过至少一个垂直导电填充的过孔互连。
在本发明优选的实施例中，每一个比较基元位于所述存储基元之上。
存在于本发明的结构中的每个比较基元包括多个第一场效应晶体管，所述多个第一场效应晶体管典型地具有9T配置，以及所述存储基元包括多个第二晶体管，所述多个第二晶体管典型地具有6T配置。多个第一晶体管中的每一个晶体管都位于第一绝缘体上半导体衬底的顶部有源半导体层上和内，同时所述多个第二晶体管位于第二绝缘体上半导体衬底的顶部有源半导体层上和内。每个所述第一和第二绝缘体上半导体衬底包括直接在所述顶部有源半导体层下的掩埋的绝缘层。
在一个优选的实施例中，提供了一种多端口CAM单元，包括：
多个比较基元，每一个比较基元包括以9T配置设置的多个第一晶体管，垂直堆叠在存储基元的顶上，所述存储基元包括以6T配置设置的多个第二晶体管，所述多个比较基元和所述存储基元各自位于独立的晶片内，并通过至少一个垂直导电填充的过孔互连。
除了上述内容之外，本发明还提供了一种制造本发明的多端口CAM单元的方法。包括3D集成和晶片接合的本发明的方法包括以下步骤：
提供第一晶片，所述第一晶片包括位于第一有源半导体层的表面上和内的多个第一晶体管；
提供第二晶片，所述第二晶片包括位于第二有源半导体层的表面上和内的多个第二晶体管；
通过第一接合将所述第二晶片的表面接合到所述第一晶片的表面以提供接合的结构，在所述接合的结构中所述多个第一晶体管位于所述多个第二晶体管之上；
提供至少一个其他的晶片，所述至少一个其他的晶片包括位于至少一个其他的有源半导体层的表面上和内的多个其他的晶体管；
通过第二接合将所述至少一个其他的晶片结合到所述第二晶片的表面以提供另一接合的结构，在所述另一接合的结构中多个晶体管被彼此垂直地堆叠；以及
形成至少一个垂直填充的导电过孔以连接彼此垂直堆叠的所述多个晶体管。
附图说明
图1是现有技术微处理器108(例如CPU)及其与存储器子系统的连接的系统级表示；
图2是现有技术基于CAM的L1数据高速缓冲存储器的框图表示；
图3是图示表示(通过截面视图)，示例了构成单端口CAM单元的两片；
图4A-4B是图示表示，分别示例了现有技术2D CAM单元设计和本发明的CAM单元设计；
图5是示意图，示例了在本发明的多CAM单元上的功率分布，其中具有9T(匹配电路)的晶片还包括用于匹配线的控制逻辑、匹配数据驱动器以及所有时钟，并且其中其他晶片包括6T(存储节点)、读和写控制逻辑、写数据驱动器以及读方案(scheme)；
图6A示出了2读、1写以及CAM(9T)单元的设计版图；
图6B示出了本发明的版图，左边示出了2读、1写入以及存储节点，而右边是9T(比较)电路；以及
图7A-7D是图示表示，示例了制造紧凑多端口CAM单元时本发明所采用的基本处理步骤。
具体实施方式
本发明提供了紧凑多端口CAM单元及其制造方法，将通过参考下列附属于本申请的讨论和附图更为详细地描述本发明。应当注意，提供附图仅仅出于示例的目的。因此，本申请包括的附图没有按比例绘制。
在下列描述中，为利于全面理解本发明，阐述了多个具体细节，例如特定的结构、部件、材料、尺寸、处理步骤以及技术。然而，本领域的普通技术人员将理解，可以实践本发明而没有这些具体的细节。在其他的实例中，为了避免模糊本发明，未详细描述公知的结构或处理步骤。
应当理解，当将基元例如层、区域或衬底描述为“在另一基元上”或“在另一基元之上”时，该基元可以直接在其他基元上或者还可能存在中间基元。相反，当基元被描述为“直接在另一基元上”或者“直接在另一基元之上”时，则不存在中间基元。还应当理解，当基元被描述为“在另一基元下”或者“在另一基元之下”时，该基元可以直接在其他基元下或者还可能存在中间基元。相反，当基元被描述为“直接在另一基元下”或者“直接在另一基元之下”时，不存在中间基元。
首先参考图3，示出了构成单端口CAM单元的两片。顶部的六个晶体管501示出了标准6T单元，其中存储节点(补(comp)503 &真(true)502)包括两个反相器，并使用NFET传输门来控制存取。底部的九个晶体管(例如9T)504示出了比较电路以及用于驱动匹配线的NFET。
在使用2D集成制造的单晶片设计上，这些基元将被全部设置到一起。因此面积足印(footprint)为6T的面积加9T(比较电路)的面积。在本发明中，这两个基元是分开的，在一个晶片上设置6T存储单元，在另一个晶片上设置9T(比较电路)。可以在接合并对准初始层顶部的有源层上增加多个比较端口。每一层可以支持分离的比较端口。在该晶片上实施了逻辑、比较数据插入以及匹配线输出。通过过孔将存储节点(例如标注的真和补)垂直连接至比较电路。存储节点上的过多的负载会削弱写能力。可以在存储单元之上的层中插入真/补产生器缓冲，从而隔离存储节点与多个比较器件的负载。
产生的足印包括两个基元中的较大者，即9T电路加上增加的垂直集成节点(真&补)的面积。图4A与4B分别以图示的形式中示出了上述不同。图4A是现有技术的设计，而图4B是本发明的设计。在图4A中，示出了具有标准金属互连的2D单元的基础单元部分和连接。“锁存+W”块代表单元的存储器锁存和至该存储器锁存的单元的写端口电路。两个“CM”块代表两个CAM端口电路。左边的线代表到CAM的锁存单元的补节点，而右边的线是真节点。图4A还示出了两个可选的反相器电路“opt.INV”，用于驱动补和真节点到“CM”电路。
图4B示出了处于3D互连环境中的本发明设计的CAM单元的基础部分。标注与图4A相同。锁存的来自存储器单元的“补”和“真”信号由垂直互连传导，而不是水平金属互连。“RWL/WWL”标示了用于读端口的读字线选择和用于写端口的写字线选择，以控制到单元的写入。“匹配线1”和“匹配线2”分别标示了“CM-数据1”和“CM-数据2”上的“CM”CAM电路的输出，以便指示单元的“锁存”部分中的锁存数据何时匹配被提供到该单元的比较数据。
可以观察到，图4B中的总体足印面积(鸟瞰视图)远小于图4A。产生的CAM单元的较小的面积具有很多有益效果，例如，较短的位线(写和读数据)、较短的匹配数据线、以及较短的匹配线、较短的字线(写和读)。
所有这些有益效果导致了更易于(更快)写的CAM结构以及显著改善的CAM搜索，这归因于较短的匹配数据线和匹配线。现在进一步详细地描述本发明的该方面。
在单个晶片上，CAM(6T+9T)电路被布置得如此紧密，以至于几乎不可以为这些基元设置单独的电压域(domain)而不会显著地增加面积足印，并且还导致了功率分布的复杂度以及功率线的访问面积的增加。图5示出了本发明的多晶片CAM单元的功率分布，其中具有9T(匹配电路)的晶片还包括用于匹配线的控制逻辑、匹配数据线驱动器以及所有时钟；同样地在另一晶片上包括6T(存储节点)、读和写控制逻辑、写数据驱动器和读方案。
在多晶片中，6T和9T物理上位于分离的晶片上，其中可以逐晶片地(wafer to wafer)控制功率分布；即可以使匹配电路和存储电路具有相对于彼此而言较低或较高的电压。可以简单地为时序关键路径提供较高的电压，或者反之亦然，可以为非关键路径(较高裕度)提供较低的电压。由于真和补线是从存储单元到比较电路的，因此如果存储单元与比较电路相比处于较低的电压，就需要电压转换器。将6T(单元)与9T(比较)分离到不同的晶片上还允许更多的粒(granular)功率选通。
本发明的CAM单元的另一优点为，当结构上没有利用匹配电路时，其可以完全关断匹配电路，并使用存储节点核心作为标准寄存器。本发明的CAM单元为更多的创新结构解决方案提供了灵活性。
现在将讨论单晶片CAM(现有技术)与多晶片CAM设计(本发明)之间的实际面积和时序差异。
图6A示出了2读、1写以及CAM(9T)单元的现有技术版图。这里该单元还称为2r1w1c单元。这里该2r1w1c单元代表以45nm工艺绘制出的寄存器堆CAM单元。在该版图中，所有基元(读、写、存储节点、CAM)密集地集成在一起。该密集版图的尺寸为2.736μm(宽度)以及2.28μm(h)。
图6A示出了现有技术的2D CAM 2r1w1c寄存器堆单元。2读端口、1写端口以及存储器单元锁存电路位于单元的左半部分并被标注于图中以示出实际位置。CAM端口电路占据单元的右半部分并被标注为“CAM端口”。还标注出了重要信号。“RWL”-读字线，“WWL”-写字线，“Gbl”-全局位线，VDD/GND，“CMP”-到CAM的真比较数据，“CMP B”-到CAM的补比较数据。重点注意的是内部单元节点的连接性，即水平金属1层互连上的单元的“TRUE”和“COMP”布线到CAM端口的连接性。在表示本发明的版图的图6B中，通过被标注为“晶片至晶片过孔”的垂直互连过孔，“TRUE”和“COMP”信号将层连接起来。图6B中的CAM端口位于分开的层上，该层在包括单元的两个读端口、写端口以及锁存的晶片层之下。通过在下方，下晶片的顶金属是到上晶片层的衬底的最近的层。
图6B示出了版图的两片；左边是2读、1写以及存储节点801；右边是9T(比较)电路802。锁存核心被构建在顶晶片上，CAM位于底晶片上，并且这两个基元使用垂直互连通过真和补节点连接到一起。在M1金属层处制造到锁存核心的连接，并在底部晶片上在C1(M4)金属处制造到CAM的连接。M1是数据可以离开存储单元的最底层金属，以及C1是CAM中所使用的最顶层金属。采用该种方式，垂直互连的距离最小，由此减小总的电容和电阻。存储单元的尺寸为1.368μm(宽度)和2.66μm(高度)；以及CAM电路的尺寸为1.368μm(宽度)和1.52μm(高度)。可以看到，锁存核心(存储单元)电路相比于CAM具有较大的足印，因此锁存核心的面积将限定阵列的总体尺寸。然而，可以垂直增加另外的CAM端口来3D堆叠而不会增加2D足印。实际上，为了容纳用于附加的比较端口的布线，单晶片多端口CAM实施方式的面积将大于锁存核心与比较电路的面积之和。
在该模块2r1w1c中，密集CAM单元的高度(2.52μm)以及锁存节点的高度(2.66μm)是相似的，因此将不能实现垂直时序路径的任何改善。这些垂直时序路径中的一些为：1.读：局部位线读出、局部接收器、全局位线读出；2.写数据到达时间；3.匹配数据到达时间。对于3D集成单元，由于高度没有减小，所以通过这些路径的延迟是相同的。
然而，现在比较密集阵列的宽度2.736μm与3D集成阵列的宽度1.368μm(每位单元列)，可以看到宽度只是其最初尺寸的一半。宽度的减小具有很多时序有益效果，例如包括：
减小了读字线传输延迟
a.对在45nm工艺的32位阵列，其具有线1.5X间距以及1.5宽度，将可以看到读字线传输延迟的约2-3皮秒(ps)的改善。
减小了写字线传输延迟
a.单元写能力的较大裕度，如果写数据在字线之前到达；
b.对于45nm工艺的32位阵列，其具有线1.5X间距以及1.5宽度，将可以看到写字线传输延迟的约2-3皮秒(ps)的改善。
配线延迟改善
a.对于单晶片的32位阵列，CAM搜索耗时129ps，这其中的48ps用于比较(真&补)数据发布(launch)，而另外81ps用于通过局部和全局方案的匹配线传输和锁存到交叉耦合的与非中。该延迟劣化了每一个附加的单晶片比较端口。对于单晶片3端口CAM实施方式，匹配线传输为108ps，CAM搜索时间是156ps。
b.对于多晶片的32位阵列，CAM搜索耗时118ps，这其中的48ps用于比较(真&补)数据发布，而其另外70ps用于通过局部和全局方案的匹配线传输和锁存到交叉耦合与非中。
由于高度近似相同(2.66μm对2.28μm)，在2D与3D CAM阵列中，匹配数据的延迟是相同的。然而，可以看到3-D CAM阵列在CAM搜索中具有11ps的改善，这在处理器的时序关键路径中的一条路径中实现了8.5％的改善。3端口CAM阵列得到38ps的改善，或者24％的改善。
为了获得本发明的多端口CAM单元，应用三维(3D)集成和封装技术(也称为垂直集成)。在这样的技术中，使用层之间的垂直互连堆叠有源器件的多个层，以形成3D集成电路(IC)。由于3D IC中的每个晶体管可以访问大量的最近的近邻(neighbor)并且每一个电路功能块具有较高的带宽，因此即使缺少持续的器件缩放，3D IC也提供了潜在的性能提升。由于减小了线长度并由此的较低的负载电容，潜在的性能有益效果、以及实现增加的功能度(混合技术)，所以3D IC的其他有益效果为改善了封装密度、抗噪性、改善了总功率。
通过接合绝缘体上半导体衬底的单独制造的层实现了用于制造晶片规模3D集成的优选实施例。设计并检查作为独立芯片的具有其自身的金属化层的每一层，而且具有附加的空闲的垂直过孔通道以用于随后设置垂直过孔。加工所有的上层至最终的金属，并将临时清洁玻璃处理物(handle)粘合到顶部。然后抛光晶片的底部，去除背面的硅和大部分的SOI掩埋氧化物。然后对准该晶片，接着使用低温度和高压力接合将该晶片硅接合到基础层的顶部。然后通过激光烧蚀或者溶解粘合剂来去除处理物衬底。向下蚀刻垂直过孔，通过上层到达下面的基础层布线；然后使用与常规金属过孔大体相同的方法为过孔加衬里并填充这些过孔。然后，在完成的垂直过孔的顶部上施加最终的布线层，并在顶部设置终端金属或另一硅层。
现在参考图7A-7D，其是图示表示，示例了本发明所采用的用于制造本发明的多端口、多晶片CAM的基本处理步骤。在这些附图中，通过实例示出了两个晶片。虽然在这些图中使用了两个晶片，但是本发明典型应用了至少三个晶片。事实上，本发明构思了多个实例，其中利用3D集成以一个在另一个顶上的方式堆叠多个晶片。
首先参考图7A，其示例了本发明可以采用的第一结构(即，加工的晶片)10。第一结构(或第一晶片)10包括加工的SOI衬底12，其包括底部半导体层12A、掩埋绝缘层12B以及顶部有源半导体层12C。如图所示，顶部有源半导体层12C包括多个半导体器件，例如位于顶部有源半导体层12C上和内的场效应晶体管14。注意，如图7A所示，顶部有源半导体层已被构图。
分别地，顶部和底部半导体层12C和12A包括任何半导体材料，例如其包括：Si、SiGe、SiC、SiGeC、GaAs、InP、InAs及其多层。优选地，顶和底半导体层12C和12A分别地包括硅。掩埋绝缘层12B包括晶体或者非晶体介质，其包括氧化物、氮化物、氧氮化物及其多层。优选地，掩埋绝缘层12B包括氧化物。
每个晶体管14包括至少栅极介质(例如氧化物)和栅极导体(例如掺杂的多晶硅或者金属栅极)。多个晶体管还包括至少一个侧壁间隔物(未示出)以及位于顶部有源半导体层12C内的源极/漏极区域20。SOI衬底和晶体管的组件对于本领域的技术人员而言是公知的。此外，制造SOI衬底以及场效应晶体管的方法对于本领域的技术人员而言也是公知的。为了不模糊本发明，略去了有关上述基元的细节。
图7A示出的结构还包括至少一种介质材料24，其包括导电填充的开口26(以过孔和过孔/线的形式)，开口26延伸到栅极导体和源极/漏极区域20的顶部。至少一种介质材料24和导电填充的开口26代表使用本领域公知的常规技术制造的互连结构(或者布线结构)。至少一种介质材料24包括任何公知的介质，例如包括二氧化硅(SiO2)、倍半硅氧烷(silsesquioxane)以及C掺杂的氧化物。可以使用多孔和非多孔的介质材料。导电填充的开口26包括导电材料，例如包括W、Al、Cu以及例如AlCu的合金。在导电填充的开口26中可以存在衬里材料例如TiN或者TaN。
在提供图7A示出的结构之后，在互连结构的暴露的上表面上形成可选的粘合或接合辅助层28，由此提供图7B的下部所示出的结构。例如，可选的粘合或接合辅助层28包括氧化物或硅烷。例如，利用包括化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、或旋涂的常规淀积工艺，形成可选的粘合或接合辅助层28。图7B还示出了存在的处理(handling)衬底30，使其接触结构10的最上表面，即可选的粘合或接合辅助层28(如果存在)，或者直接接触介质材料24的表面。箭头32指示了到结构10的最上表面的施加。
接下来，并同样如图7C所示，利用平坦化方法例如化学机械抛光(CMP)去除SOI衬底的底部半导体层12A。在该平坦化工艺期间，典型地将掩埋绝缘层12B从初始厚度减薄到第一厚度。现在该结构称为第一结构(或者第一晶片)10’。
在减薄之前、在减薄期间或者在减薄之后，利用本领域技术人员公知的标准处理技术形成第二结构(即加工的晶片)34。第二结构34包括SOI衬底36，该SOI衬底36包括底部半导体层36A、掩埋绝缘层36B以及顶部有源半导体层36C。注意，底部半导体层36A、掩埋绝缘层36B以及顶部有源半导体层36C包括与上述用于SOI衬底12的相同或者不同的材料。
第二结构34还包括位于顶部有源半导体层36C上和内部的多个场效应晶体管38。第二结构34的多个场效应晶体管38包括栅极介质、栅极导体、以及源极/漏极区域44。第二结构34还包括至少一种介质材料46，该介质材料46包括导电填充的开口48，该开口48形成在至少一种介质材料46中。至少一种介质材料46和导电填充的开口48可以包括与上述在第一结构中所描述的对应基元相同或者不同的材料。可选地，在第二结构的介质材料46的顶上形成氧化物层50。
接下来，如图7C所示，使第二结构34的希望的表面紧密接触第一结构10’的希望的表面，如图7B中的处理情形。典型地，使第一结构10’的减薄的掩埋氧化物层12B紧密接触第二结构的氧化物层50。然后，利用本领域技术人员所公知的任何常规接合技术进行接合。例如，可能利用标称室温接合方法(温度从约20℃到约40℃)实施接合，或者在较高的温度下实施接合。可以使用各种接合后退火方法来提高接合强度。
在接合至少第一10’与第二结构36到一起之后，通过常规技术，例如包括激光烧蚀、平坦化、或者蚀刻，去除处理衬底30。典型地，还通过本发明的该步骤去除粘合或接合辅助层28。
如果需要，可以利用与上述相同的基本处理技术在第二结构的顶上形成其他结构(即工艺晶片)。其他结构包括本发明的CAM单元的其他CAM比较端口。为清楚起见，附图仅仅描述了垂直堆叠在存储器端口上的单个比较端口。本领域的技术人员将理解，在去除处理衬底30之后，包括比较基元的多个晶片可以垂直堆叠在图7C中所示出的结构的顶上。
然后，通过光刻并从介质材料24的现在暴露的上表面层向下蚀刻到达第二结构36的导电填充的开口48，来形成垂直过孔。然后，使用衬里材料(例如TiN、TaN或WN)为过孔加衬里，并使用导电材料填充垂直过孔的剩余部分。图7D示例了最终的结构，其包括导电填充的垂直过孔52。然后，可以根据需要进行常规的互连工艺。当在存储基元上垂直堆叠多个比较基元时，导电填充的垂直过孔将连接最顶层晶片内的比较晶体管到下面的晶片内的其他比较晶体管以及最底层晶片内的存储基元晶体管。
在本发明的一个实施例中，第一结构10’内的多个晶体管14具有6T配置，而第二结构34内的多个晶体管38具有9T配置。6T配置典型地形成了本发明的CAM单元的存储基元，而9T配置典型地形成了本发明的CAM单元的比较基元。在另一实施例中，第一结构10’内的多个晶体管14具有9T配置，而第二结构34内的多个晶体管38具有6T配置。
这样，上述方法提供了一种包括多个比较基元(或电路)的多端口CAM单元，该多个比较基元(或电路)位于垂直堆叠在存储基元(或者电路)的顶部或之下的多个独立晶片(或结构)内，其中存储基元(或者电路)位于单独的晶片(或者结构)内，该多个比较基元和该存储基元通过至少一个垂直导电填充的过孔互连。优选地，每一个比较基元位于至少一个存储基元之上。
虽然通过优选的实施例已经具体示出并描述了本发明，但本领域的技术人员应当理解，可以进行形式和细节上的前述或其他改变而不背离本发明的精神和范围。因此，应当注意，本发明并不局限于所描述和示例的精确的形式和细节，而是落入所附的权利要求的范围内。

Claims (20)

1.一种多端口CAM单元，包括：
多个比较基元，垂直堆叠在存储基元的顶上或之下，所述多个比较基元和所述存储基元位于独立的晶片中并通过至少一个垂直导电填充的过孔互连。
2.根据权利要求1的多端口CAM单元，其中每一个比较基元位于所述存储基元之上。
3.根据权利要求1的多端口CAM单元，其中每一个比较基元包括具有9T配置的多个第一晶体管，以及所述存储基元包括具有6T配置的多个第二晶体管。
4.根据权利要求3的多端口CAM单元，其中多个第一晶体管中的每一个都位于第一绝缘体上半导体衬底的顶部有源半导体层上和内，以及所述多个第二晶体管位于第二绝缘体上半导体衬底的顶部有源半导体层上和内。
5.根据权利要求4的多端口CAM单元，其中所述第一和第二绝缘体上半导体衬底每一个都包括直接位于所述顶部有源半导体层之下的掩埋绝缘层。
6.根据权利要求1的多端口CAM单元，其中所述至少一个垂直导电填充的过孔位于至少一种介质材料内。
7.根据权利要求1的多端口CAM单元，其中所述多个比较基元中的每一个还包括具有导电填充的开口的介质材料，其中所述导电填充的开口接触至少一个第一晶体管的表面，以及所述存储基元还包括具有导电填充的开口的介质材料，其中所述导电填充的开口接触至少一个第二晶体管的表面。
8.一种多端口CAM单元，包括：
多个比较基元，每一个比较基元包括以9T配置设置的多个第一晶体管，垂直堆叠在存储基元的顶上，所述存储基元包括以6T配置设置的多个第二晶体管，所述多个比较基元和所述存储基元位于独立的晶片中并通过至少一个垂直导电填充的过孔互连。
9.根据权利要求8的多端口CAM单元，其中所述多个第一晶体管位于第一绝缘体上半导体衬底的顶部有源半导体层上和内，以及所述多个第二晶体管位于第二绝缘体上半导体衬底的顶部有源半导体层上和内。
10.根据权利要求9的多端口CAM单元，其中所述第一和第二绝缘体上半导体衬底中的每一个包括直接位于所述顶部有源半导体层之下的掩埋绝缘层。
11.根据权利要求8的多端口CAM单元，其中所述至少一个垂直导电填充的过孔位于至少一种介质材料内。
12.根据权利要求8的多端口CAM单元，其中所述第一结构还包括具有导电填充的开口的介质材料，其中所述导电填充的开口接触至少一个所述第一晶体管的表面，以及所述第二结构还包括具有导电填充的开口的介质材料，其中所述导电填充的开口接触至少一个所述第二晶体管的表面。
13.一种形成多端口CAM单元的方法，包括以下步骤：
提供第一晶片，所述第一晶片包括位于第一有源半导体层的表面上和内的多个第一晶体管；
提供第二晶片，所述第二晶片包括位于第二有源半导体层的表面上和内的多个第二晶体管；
通过第一接合将所述第二晶片的表面接合到所述第一晶片的表面以提供接合的结构，在所述接合的结构中所述多个第一晶体管位于所述多个第二晶体管之上；
提供至少一个其他的晶片，所述至少一个其他的晶片包括位于至少一个其他的有源半导体层的表面上和内的多个其他的晶体管；
通过第二接合将所述至少一个其他的晶片接合到所述第二晶片的表面以提供另一接合的结构，在所述另一接合的结构中多个晶体管被彼此垂直地堆叠；以及
形成至少一个垂直填充的导电过孔以连接彼此垂直堆叠的所述多个晶体管。
14.根据权利要求13的方法，其中所述晶片中的每一个包括具有导电填充的开口的介质材料，所述导电填充的开口接触所述多个晶体管的表面。
15.根据权利要求13的方法，其中提供所述第一晶片包括这样的步骤：所述步骤为将处理衬底附着到密封所述多个第一晶体管的介质材料的表面。
16.根据权利要求13的方法，其中第一接合包括使所述第一和第二晶片彼此紧密接触并在约20℃或更高的温度下接合。
17.根据权利要求13的方法，其中首先通过光刻和蚀刻形成过孔，然后使用导电材料填充所述过孔，来形成所述至少一个垂直填充的导电过孔。
18.根据权利要求13的方法，其中所述多个第一晶体管和所述多个其他的晶体管每一个都具有9T配置，以及所述多个第二晶体管具有6T配置。
19.根据权利要求18的方法，其中具有所述9T配置的所述多个第一晶体管和所述多个其他的晶体管位于具有所述6T配置的所述多个第二晶体管之上。
20.根据权利要求13的方法，其中所述至少一个垂直导电填充的过孔对准位于所述第一晶片、所述第二晶片以及所述其他的晶片的介质材料内的导电填充的开口。
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