CN101299205A - 基于表决的优先排队仲裁系统总线控制方法 - Google Patents
基于表决的优先排队仲裁系统总线控制方法 Download PDFInfo
- Publication number
- CN101299205A CN101299205A CNA2008100648095A CN200810064809A CN101299205A CN 101299205 A CN101299205 A CN 101299205A CN A2008100648095 A CNA2008100648095 A CN A2008100648095A CN 200810064809 A CN200810064809 A CN 200810064809A CN 101299205 A CN101299205 A CN 101299205A
- Authority
- CN
- China
- Prior art keywords
- sub
- computing machine
- computer
- arbitration
- ssd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
基于表决的优先排队仲裁系统总线控制方法,它涉及一种通过表决器仲裁优先排队的系统总线控制方法,以解决传统的主机对SSD的访问多采用通过总线直接访问SSD的策略容易造成系统总线堵塞、导致系统资源下降的问题。本发明由以下步骤实现:步骤一、三个子计算机之间通过总线连接,每个子计算机都包括CPU和表决电路,每个子计算机的表决电路都对子计算机内部以及其它子计算机进行故障检测,并将故障检测的结果送入仲裁模块;步骤二、仲裁模块根据故障检测结果对子计算机进行优先排队仲裁,默认的仲裁策略是从一号计算机到三号计算机的优先权依次降低;步骤三、仲裁模块将获得优先排队权的子计算机和SSD之间的通道打开,使该子计算机可以通过总线访问SSD。
Description
技术领域
本发明涉及一种通过表决器仲裁优先排队的系统总线控制方法。
背景技术
传统计算机的软件或硬件一旦出现故障,不但系统的正常运行会受到影响,计算机中存储的重要数据也可能会遭受损失。TMR(Triple ModuleRedundancy)容错计算机作为一种软硬件相结合的三模冗余结构计算机,具有较高的工作可靠性,因此在一个系统中TMR容错计算机一般都担任中央数据管理的功能,称为中央终端CTU。传统的主机对一个SSD(固态存储器)的访问多采用通过总线直接访问SSD的策略,如果多个主机同时访问SSD时容易造成系统总线堵塞,导致系统资源下降。
发明内容
本发明为解决传统的主机对SSD的访问多采用通过总线直接访问SSD的策略容易造成系统总线堵塞、冲突而导致系统资源下降的问题,提供一种基于表决的优先排队仲裁系统总线控制方法。本发明由以下步骤实现:
步骤一、TMR容错计算机的一号子计算机、二号子计算机和三号子计算机分别以软硬方式进行子计算机内部的自我故障检查和对其它子计算机的故障检查,并将故障检测的结果送入仲裁模块,所述每个子计算机都包括CPU和表决电路,每个子计算机的表决电路以及三个子计算机之间都通过信号线及总线连接;
步骤二、仲裁模块根据每个子计算机的表决电路传送的故障检测结果对每个子计算机进行优先排队仲裁,默认的优先排队访问SSD的仲裁策略是一号子计算机的优先权最高、二号子计算机次之、三号子计算机的优先权最低;
步骤三、仲裁模块根据仲裁结果将获得优先排队权的子计算机和SSD之间的通道打开,使该子计算机可以通过总线访问SSD。
有益效果:本发明通过表决及优先仲裁模块实现三个子计算机对SSD的优先排队访问,实现了三个子计算机分时访问SSD,并且三个子计算机分别可以对SSD进行读写操作,具有方便灵活、便于检测、调试以及程序改动等特点。
附图说明
图1是本发明通过通道4与SSD的连接结构示意图。
具体实施方式
具体实施方式一:参见图1,本实施方式由以下步骤实现:
步骤一、TMR容错计算机的一号子计算机A、二号子计算机B和三号子计算机C分别以软硬方式进行子计算机内部的自我故障检查和对其它子计算机的故障检查,当某个子计算机的表决结果为永久错或超时错时,输出信号有效为低电平,并分别向其它两个子计算机输送,然后再将故障检测的结果送入仲裁模块3,所述每个子计算机都包括CPU 1和表决电路2以及三个子计算机之间通过信号线及总线连接,逻辑上安排为:一号子计算机A的串口输出连到二号子计算机B的一号串口输入及三号子计算机C的二号串口输入,二号子计算机B的串口输出连到三号子计算机C的一号串口输入及一号子计算机A的二号串口输入,三号子计算机C的串口输出连到一号子计算机A的一号串口输入及二号子计算机B的二号串口输入,构成了三个子计算机的广播通信方式;
步骤二、仲裁模块3根据每个子计算机的表决电路2传送的故障检测结果对每个子计算机进行优先排队仲裁,三个子计算机对总线的优先占用权可定为由一号至三号依次降低,即当三个子计算机都无故障时一号子计算机A占用总线,当一号子计算机A出现故障时二号子计算机B占用总线,当一号子计算机A和二号子计算机B都出现故障时三号子计算机C占用总线,并且三个子计算机对总线的优先占用权也可以通过软件进行修改;
步骤三、仲裁模块3根据仲裁结果将获得优先排队权的子计算机和SSD之间的通道4打开,使该子计算机可通过总线访问SSD,当表决电路2将一个表决结果送入仲裁模块3时,根据预先设定的仲裁规则确定三个子计算机对总线的优先占用权,当仲裁模块3对三个子计算机的表决结果为瞬时、永久或超时错故障时,故障信号有效为低电平,用此信号向优先级低的子计算机的排队器输出,连接到低优先级子计算机排队器的输入端构成优先链路,当一号子计算机A占总线时,封锁二号子计算机B和三号子计算机C;当一号子计算机A放弃总线,二号子计算机B占用总线时,封锁三号子计算机C;当一号子计算机A和二号子计算机B均不占总线时三号子计算机C才能占用总线,获得优先排队权的子计算机的CPU 1通过通道4对SSD进行访问,在同一时刻只有一个子计算机占用总线,即SSD是与表决电路2的表决以及仲裁模块3的仲裁同步运行。
Claims (1)
1、基于表决的优先排队仲裁系统总线控制方法,其特征在于它由以下步骤实现:
步骤一、TMR容错计算机的一号子计算机(A)、二号子计算机(B)和三号子计算机(C)分别以软硬方式进行子计算机内部的自我故障检查和对其它子计算机的故障检查,并将故障检测的结果送入仲裁模块(3),所述每个子计算机都包括CPU(1)和表决电路(2),每个子计算机的表决电路(2)以及三个子计算机之间都通过信号线及总线连接;
步骤二、仲裁模块(3)根据每个子计算机的表决电路(2)传送的故障检测结果对每个子计算机进行优先排队仲裁,默认的优先排队访问SSD的仲裁策略是一号子计算机(A)的优先权最高、二号子计算机(B)次之、三号子计算机(C)的优先权最低;
步骤三、仲裁模块(3)根据仲裁结果将获得优先排队权的子计算机和SSD之间的通道(4)打开,使该子计算机可以通过总线访问SSD。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2008100648095A CN101299205A (zh) | 2008-06-25 | 2008-06-25 | 基于表决的优先排队仲裁系统总线控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2008100648095A CN101299205A (zh) | 2008-06-25 | 2008-06-25 | 基于表决的优先排队仲裁系统总线控制方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101299205A true CN101299205A (zh) | 2008-11-05 |
Family
ID=40079036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2008100648095A Pending CN101299205A (zh) | 2008-06-25 | 2008-06-25 | 基于表决的优先排队仲裁系统总线控制方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101299205A (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101807076A (zh) * | 2010-05-26 | 2010-08-18 | 哈尔滨工业大学 | 基于profibus现场总线的具有协同热备份功能的双模冗余容错高可靠控制系统 |
CN102043689A (zh) * | 2010-12-28 | 2011-05-04 | 武汉固捷联讯科技有限公司 | 一种用于固态存储设备的容错设计方法 |
CN103092714A (zh) * | 2012-12-31 | 2013-05-08 | 哈尔滨工业大学 | 用于容错系统的处理器瞬时故障检测方法 |
CN105204389A (zh) * | 2015-10-08 | 2015-12-30 | 武汉聚鑫源机电工程设备有限公司 | 一种基于软件硬件双重tmr型可编程转速信号装置 |
CN106970857A (zh) * | 2017-02-09 | 2017-07-21 | 上海航天控制技术研究所 | 一种可重构三冗余计算机系统及其重构降级方法 |
-
2008
- 2008-06-25 CN CNA2008100648095A patent/CN101299205A/zh active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101807076A (zh) * | 2010-05-26 | 2010-08-18 | 哈尔滨工业大学 | 基于profibus现场总线的具有协同热备份功能的双模冗余容错高可靠控制系统 |
CN102043689A (zh) * | 2010-12-28 | 2011-05-04 | 武汉固捷联讯科技有限公司 | 一种用于固态存储设备的容错设计方法 |
CN102043689B (zh) * | 2010-12-28 | 2012-11-07 | 武汉固捷联讯科技有限公司 | 一种用于固态存储设备的容错设计方法 |
CN103092714A (zh) * | 2012-12-31 | 2013-05-08 | 哈尔滨工业大学 | 用于容错系统的处理器瞬时故障检测方法 |
CN105204389A (zh) * | 2015-10-08 | 2015-12-30 | 武汉聚鑫源机电工程设备有限公司 | 一种基于软件硬件双重tmr型可编程转速信号装置 |
CN106970857A (zh) * | 2017-02-09 | 2017-07-21 | 上海航天控制技术研究所 | 一种可重构三冗余计算机系统及其重构降级方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101710314B (zh) | 高速外围部件互连交换控制器及其实现方法 | |
US8924772B2 (en) | Fault-tolerant system and fault-tolerant control method | |
US20090144567A1 (en) | Blade server | |
CN105357147B (zh) | 一种高速高可靠的片上网络适配单元 | |
CN103729329A (zh) | 核间通信装置及方法 | |
US11176297B2 (en) | Detection and isolation of faults to prevent propagation of faults in a resilient system | |
CN104216311A (zh) | 用于提供通用接口的方法以及具有通用接口的微控制器 | |
CN101299205A (zh) | 基于表决的优先排队仲裁系统总线控制方法 | |
US9952579B2 (en) | Control device | |
CN111427840A (zh) | 一种继电保护系统及其专用多核心Soc芯片架构 | |
CN103577294B (zh) | 用于互连跟踪的方法和装置 | |
JP5772911B2 (ja) | フォールトトレラントシステム | |
CN104216312A (zh) | 用于提供通用接口的方法以及具有通用接口的微控制器 | |
CN106789506B (zh) | 一种基于光纤总线与1553b总线混合结构的bc切换方法 | |
CN102968354A (zh) | 一种基于Intel Brickland-EX平台的同频锁步模式的自动切换方法 | |
EP3032778B1 (en) | Data transmission method and apparatus | |
CN114237990B (zh) | 一种基于fpga芯片的二乘冗余切换方法及装置 | |
CN102831037B (zh) | 一种数据通路分片的冗余保护结构 | |
CN103645864A (zh) | 一种磁盘阵列双控系统及其实现方法 | |
US20060218348A1 (en) | System and method for multiple cache-line size communications | |
CN112069106A (zh) | 一种基于fpga的多路服务器peci链路控制系统 | |
CN114401184B (zh) | 一种网络通信设备及其方法、电子设备及介质 | |
CN109710187A (zh) | NVMe SSD主控芯片的读命令加速方法、装置、计算机设备及存储介质 | |
CN104750581A (zh) | 一种冗余互连的内存共享的服务器系统 | |
CN104933001A (zh) | 一种基于RapidIO技术的双控制器数据通信方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20081105 |