CN101291138B - 运算放大器及其闪烁噪声的减少方法 - Google Patents

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Abstract

本发明揭露一种运算放大器及其闪烁噪声的减少方法。此运算放大器包含具有相同布局的两个电路支路及多对电流源。每对电流源中由一对互补性逻辑信号所控制，并通过两组差动对(differential pair)以交替输入至二电路支路(circuit branches)。

Description

运算放大器及其闪烁噪声的减少方法
技术领域
本发明涉及一种运算放大器及其闪烁噪声的减少方法。特别涉及一种减少运算放大器的闪烁噪声的装置及方法。
背景技术
闪烁信号(flicker noise)，亦称为1/f噪声，其是低频噪声而常见于半导体元件，例如：MOS(金属氧化物半导体)场效晶体管。如其名称所示，1/f噪声的功率频谱密度与其频率成反比。因此，闪烁噪声的功率频谱密度在极低频中是非常高的。在具有低频带的信号的应用中，例如：数字音频与模拟音频的转换器以及直接降频转换接收器(direct down-conversion receivers)，通常需要使用一低闪烁噪声的运算放大器，以避免欲得的信号具有太高的闪烁噪声。如图1(偏压电路未显示于图上)所示的一现有差动运算放大器，此运算放大器是一折迭式放大器(folded cascode amplifier)，其包含一偏压晶体管M0，一差动对M1及M2，一串迭式晶体管对(pair of cascode transistors)M3及M4，另一串迭式晶体管对M5及M6，一对P型电流源Ip +及Ip -以及一对N型电流源In +及In -。此折迭式架构是使用一差动对(N或P型的一类型)以放大不同一差动输入信号，并且使用一串迭式晶体管对(N或P型的另一类型)以提高该差动对的输出阻抗。在此折迭式放大器中，该差动对M1及M2的差动晶体管是由PMOS(P型MOS)晶体管所组成，该串迭式晶体管对M3及M4的晶体管是由NMOS(N型)晶体管所组成。此种排列方式是使用相反类型的串迭式晶体管对，其相较于使用相同型的串迭式晶体管对具有较大的输出振幅范围(swingranges)。每一两P型电流源Ip +及Ip -包含一PMOS晶体管以及每一两N型电流源In +及In -包含一NMOS晶体管。在此现有差动运算放大器中，此两P型电流源Ip +及Ip -及此两N型电流源In +及In -是闪烁噪声的主要因素。故一种可减低上述元件所产生的闪烁噪声影响的方法是目前迫切需要的。
有鉴于现有技艺的各项问题，为了能够兼顾解决之，本发明提出一种运算放大器及其闪烁噪声的减少方法，以作为改善上述缺点的实现方式与依据。
发明内容
有鉴于此，本发明的目的就是提供一种具有不同传输路径的运算放大器及其闪烁噪声的减少方法以解决上述的问题。
在一实施例中，其揭露一运算放大器，其包含：四个电路节点N1、N2、N3及N4；一差动对，是配置以接收一差动输入信号，并分别输入一第一输出电流及一第二输出电流予该电路节点N1及该电路节点N2；一第一电路支路(circuit branch)，是与该电路节点N1及该电路节点N3耦接；一第二电路支路，是与该电路节点N2及该电路节点N4耦接，该第二电路支路实质上与该第一电路支路相同；一第一群可交换电流源，用于依据一第一逻辑信号群以输入电流予该电路节点N1或该电路节点N2；以及一第二群可交换电流源，用于依据一第二逻辑信号群以输入电流予该电路节点N3或该电路节点N4。
在一实施例中，其揭露一运算放大器，其包含：一差动对，用以接收一差动输入信号，并分别输入一第一输出电流及一第二输出电流予一第一电路节点及一第二电路节点；一第一电路支路，耦接于该第一电路节点及一第三电路节点；一第二电路支路，耦接于该第二电路节点及一第四电路节点；一第一电流模式电路，用于依据一第一逻辑信号的状态以输入电流予该第一电路节点或第二电路节点；一第二电流模式电路，用于依据一第二逻辑信号的状态以输入电流予该第三电路节点或第四电路节点；以及其中，该第一逻辑信号的频率高于该差动输入信号的频率，且该第二逻辑信号的频率高于该差动输入信号的频率。
在一实施例中，其揭露一运算放大器，此运算放大器包含具有相同布局(topology)的两电路支路以及多对的电流源，其中：每一对电流源中，此两电流源是藉由一对互补性逻辑信号，经由两组差动对以交替地引导输入至二电路支路。
在一较佳实施例中，此互补性逻辑信号由多相位的时钟所构成。
在一实施例中，其揭露一种减少一运算放大器的闪烁噪声的减少方法，该运算放大器包含：一差动对、第一与第二电路支路及多对电流源，该方法包括有：
利用该差动对来接收一差动输入信号；
接收一逻辑信号，其中，该逻辑信号的频率高于该差动输入信号的频率；
利用该差动对来放大该差动输入信号以产生一已放大输出信号，其中该已放大输出信号包括有一闪烁噪声；
依据该逻辑信号控制该多对电流源以调制该闪烁噪声，以使得该闪烁噪声被调制成该已放大输出信号的一带外噪声。
为使本发明的技术特征及所达到的功效有更进一步的了解与认识，谨佐以较佳的实施例及配合详细的说明如后。
附图说明
图1是现有的使用折迭式结构的运算放大器的示意图；
图2是本发明的运算放大器的示意图；
图3是本发明的运算放大器的由8相位时钟构成的四个互补性逻辑信号的时序图；以及
图4是本发明的运算放大器的由10相位时钟构成的五个互补性逻辑信号的时序图。
附图符号说明
M0偏压晶体管
M1及M2差动对
M3及M4串迭式晶体管对(pair of cascode transistors)
M5及M6串迭式晶体管对
Ip +及Ip -P型电流源对
In +及In -N型电流源对
Ip0 +～p3 +及Ip0 -～Ip3 -P型电流源
In0 +～In4 +及In0 -～In4 -N型电流源
PD0 +～PD3 +晶体管差动对
PD0 -～PD3 -晶体管差动对
ND0 +～ND3 +晶体管差动对
ND0 -～ND3 -晶体管差动对
CP0 +及CP0 -互补性逻辑信号对
CP1 +及CP1 -互补性逻辑信号对
CP2 +及CP2 -互补性逻辑信号对
CP3 +及CP3 -互补性逻辑信号对
CN0 +及CN0 -互补性逻辑信号对
CN1 +及CN1 -互补性逻辑信号对
CN2 +及CN2 -互补性逻辑信号对
CN3 +及CN3 -互补性逻辑信号对
CN4 +及CN4 -互补性逻辑信号对。
具体实施方式
本发明是有关于一种装置及方法，其是利用在运算放大器中的电流源上以减少闪烁噪声的负面影响。请参阅图2，其示出了本发明的运算放大器的实施例的示意图，亦示出了此方法如何用于图1所示的现有运算放大器。图2中具有四个电路节点N1、N2、N3及N4。图2的运算放大器与图1的运算放大器相异之处在于，第一，利用多对P型电流源以取代图1中的P型电流对Ip +及Ip -(在此实施例，是以四对作为说明，第一对包含P型电流源以Ip0 +及Ip0 -表示，且最后一对包含P型电流源并以Ip3 +及Ip3 -表示)。在上述每一对P型电流源中，一电流源输入予晶体管M5，其余电流源输入予晶体管M6，且此机制是由一对互补性逻辑信号(a pair of complementary logical signals)通过两晶体管差动对所控制。举例而言，第一P型电流对Ip0 +及Ip0 -是经由两晶体管差动对PD0 +及PD0 -输出予M5及M6，且此机制是由一对互补性逻辑信号CP0 +及CP0 -所控制，当CP0 +位于高电平时(CP0 -位于低电平)时，Ip0 +输入予M5，而Ip0 -输入予M6，当CP0 +位于低电平时(CP0 -位于高电平)时，Ip0 +输入予M6，而Ip0 -输入予M5。请注意，使用四对P型电流源仅为一实施方式但不以此为限。实施例中是使用(l+1)P型电流源对，其中l是正整数(图2中l＝3)。
第二，利用多对N型电流源以取代图1中N型电流源对In +及In -(在此实施例，是以四对作为说明，第一对包含N型电流源In0 +及In0 -，且最后一对包含N型电流源In4 +及In4 -)，在上述每对N型电流源中，其中一电流源输入晶体管M3，其余输入晶体管M4，此机制是经由一对互补性逻辑信号通过两晶体管差动对所控制。举例而言，第一N型电流对In0 +及In0 -经由两晶体管差动对ND0 +及ND0 -输入予M3及M4，且此机制是由一对互补性逻辑信号CN0 +及CN0 -所控制，当CN0 +位于高电平时(即CN0 -位于低电平)，In0 +输入予M3，In0 -输入予M4，当CN0 +位于低电平时(即CN0 -位于高电平)，In0 +输入予M4，In0 -输入予M3。请注意，使用五对N型电流源是本发明的一实施例，但不以此为限。本实施例是使用(m+1)的N型电流源对，其中，m是一正整数(图2中m＝4)。
本实施例原理如下所述。P型电流源Ip0 +是依据该互补性逻辑信号CP0 +及Cp0 -的状态以输入至M5或M6。闪烁噪声与P型电流源Ip0 +有关，因此闪烁噪声是依据互补性逻辑信号对CP0 +及CP0 -的状态通过正极输出端V0ut +或负极输出端Vout -。在差动输出端的实际噪声，如：Vout +-Vout -，是相等于闪烁噪声乘以1或-1，且闪烁噪声是依据互补性逻辑信号对CP0 +及CP0 -以决定乘以1或-1。此举可使用互补性逻辑信号对CP0 +及CP0 -以调制该闪烁噪声。在一实施例中，CP0 +及CP0 -是一对互补性时钟信号，其频率较感兴趣信号(signal of interest)为高。承上所述，P型电流源Ip0 +所产生的闪烁噪声被调制，并在输出端出现而成为一带外噪声(out-of-band noise)，其并不会减少感兴趣信号的强度。图2中的其余电流源(如：Ip0 -，Ip3 +，Ip3 -，In0 +，In0 -，In4 +，In4 +)，其运作与上述例子相同，是针对不同电流源提供其所需的逻辑控制信号，且此逻辑控制信号是一具有高频率的时钟信号。
原则上，选择用于控制该些电流源的该互补性逻辑信号并无特别的限制条件，只要每一电流源产生的闪烁噪声可被调制至带外噪声(即，调制至感兴趣信号的频带外，如此，感兴趣信号将不受到该放大器的闪烁噪声的影响)。本发明所需的互补性逻辑信号对亦不需要特殊的情况(如特定相位或频率)。虽非绝对必要，但本发明可使用多相位的时钟信号来实施。在一更佳的实施例中，一2×(l+1)相位的时钟用于驱动(l+1)的P型电流源对，且一2×(m+1)相位的时钟用于驱动(m+1)个N型电流源对。在图2中，此运算放大器的较佳实施例是使用l＝3及m＝4的条件，一具有8相位时钟的第一频率用于产生四对互补性逻辑信号CP0 ±-CP3 ±，其用于分别控制四对P型电流源IP0 ±-IP3 ±。一具有10相位的第二频率用于产生五对逻辑信号CN0 ±-CN4 ±，其用于分别控制五对N型电流源In0 ±-In4 ±。第一频率及第二频率高于感兴趣信号的频率。图3是表示四对互补性逻辑信号CP0 ±-CP4 ±的时序图，其是由8相位的时钟所构成。在此，T1是表示一段8相位的时钟。图4表示五对互补性逻辑信号CN0 ±-CN4 ±的时序图，其是由10相位的时钟所构成。在此，T2是表示一段10相位的时钟。当然，亦可藉由相位内插电路来实现之，由于产生多个不同相位的时钟信号的电路与方法是本领域所熟知的，故省略其描述。
当然，仅利用多对电流源取代图1中的电流对Ip +及Ip -，或是仅利用多对电流源取代图1中电流源对In +及In -相较于图1的现有放大器皆可减少闪烁噪声的问题。故，设计者可依据电路的要求，仅取代图1中的电流对Ip +及Ip -、或是仅取代图1中电流源对In +及In -、或同时取代图1中的电流对Ip +及Ip -以及电流源对In +及In -。本发明藉由将电路所产生的闪烁噪声调制至感兴趣信号的频带外，如此便有较佳的电路性能。至于互补性逻辑信号的频率为何、电流源的数量为何，应非本发明的限制。使用多对互补性逻辑信号有其优点的，其可将电流平缓并一致。一般来说，使用大量的电流源对(例如l或m很大)将产生较好的效果，其可使电流整体平滑化。然而，硬件的复杂程度亦随之提升，因此，可在硬件的复杂度以及效能上取一平衡点。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含在本发明的申请专利范围中。

Claims (16)

1.一种运算放大器，包含有：
一差动对，用以接收一差动输入信号，并分别输入一第一输出电流及一第二输出电流予一第一电路节点及一第二电路节点；
一第一电路支路，耦接于该第一电路节点及一第三电路节点；
一第二电路支路，耦接于该第二电路节点及一第四电路节点；
一第一电流模式电路，用于依据一第一逻辑信号的状态以输入电流予该第一电路节点或第二电路节点；
一第二电流模式电路，用于依据一第二逻辑信号的状态以输入电流予该第三电路节点或第四电路节点。
2.如权利要求1所述的运算放大器，其中，该第一逻辑信号包含多对第一互补性逻辑信号。
3.如权利要求2所述的运算放大器，其中，该第一逻辑信号对是根据多个第一多相位时钟信号而产生。
4.如权利要求2所述的运算放大器，其中，该第二逻辑信号包含多对第二互补性逻辑信号。
5.如权利要求2所述的运算放大器，其中，该第一逻辑信号具有相同频率与不同相位。
6.如权利要求1所述的运算放大器，其中，该运算放大器所产生的闪烁噪声被调制至一带外噪声。
7.如权利要求1所述的运算放大器，其中，该第一与该第二电路支路分别包括有一串迭式晶体管对，且该第二电路支路与该第一电路支路相同。
8.如权利要求1所述的运算放大器，尚包括有：
一偏压晶体管，电耦接于该差动对。
9.如权利要求1所述的运算放大器，其中，该第一逻辑信号的频率高于该差动输入信号的频率，且该第二逻辑信号的频率高于该差动输入信号的频率。
10.一种减少一运算放大器的闪烁噪声的减少方法，该运算放大器包含：
一差动对、第一与第二电路支路及多对电流源，该方法包括有
利用该差动对来接收一差动输入信号；
接收一逻辑信号，其中，该逻辑信号的频率高于该差动输入信号的频率；
利用该差动对来放大该差动输入信号以产生一已放大输出信号，其中，该已放大输出信号包括有一闪烁噪声；
依据该逻辑信号控制该多对电流源以调制该闪烁噪声，以使得该闪烁噪声被调制成该已放大输出信号的一带外噪声。
11.如权利要求10所述的方法，其中，该逻辑信号是一互补性逻辑信号。
12.如权利要求11所述的方法，其中，该互补性逻辑信号包括有一第一互补性逻辑信号与一第二互补性逻辑信号。
13.如权利要求12所述的方法，其中，该第一互补性逻辑信号由一第一多相位时钟所形成，该第二互补性逻辑信号由一第二多相位时钟所形成。
14.如权利要求12所述的方法，其中，该第一互补性逻辑信号具有相同频率与不同相位，且该第二互补性逻辑信号具有相同频率与不同相位。
15.如权利要求11所述的方法，其中，该多个电流源是依据该互补性逻辑信号的控制以交替地输入电流予该第一与该第二电路支路。
16.如权利要求10所述的方法，其中，该逻辑信号的频率高于该差动输入信号的频率。
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