CN101290794A - 经由高级存储器缓冲器对读取/写入存储器存取的校准 - Google Patents

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Abstract

本发明提供经由高级存储器缓冲器来校准通过具有不同长度的数据总线进行的读取/写入存储器存取的方法和设备。

Description

经由高级存储器缓冲器对读取/写入存储器存取的校准
技术领域
本揭示案中提供的至少某些实施例涉及全缓冲式双线内存储器模块(FullyBuffered Dual Inline Memory Module，FB-DIMM)和高级存储器缓冲器(Advanced Memory Buffer，AMB)。
背景技术
常规的存储器系统使用借助于短总线连接的无缓冲式或寄存式DIMM，其中存储器模块连接到单个信道。当信道中模块的数目增加时，信道性能降低，从而限制存储器系统的性能。
为了增加计算机系统的动态随机存取存储器(DRAM)系统的性能，已开发出全缓冲式双线内存储器模块(FB-DIMM)的技术。
FB-DIMM技术在存储器模块与存储器控制器之间使用高速、串行、点对点连接。主机存储器控制器连接到第一存储器模块；且第一存储器模块连接到第二存储器模块，等等。因此，每一链路的负载是恒定的。在此类点对点连接中不需要任何分支。存储器模块在恒定的负载环境下操作，而不考虑系统中使用的存储器模块的数目。
高级存储器缓冲器(AMB)是FB-DIMM的一部分，其提供存储器系统中的点对点链路。通常，每一FB-DIMM具有高级存储器缓冲器(AMB)，其处理到达和来自本地FB-DIMM的FB-DIMM信道和存储器请求，并将请求转发到其它FB-DIMM。此类结构可用于为服务器和工作站设计大容量和高带宽存储器子系统。
AMB通常包括两个串行端口和一并行端口。串行端口之一用于连接到主机存储器控制器或较靠近主机存储器控制器的邻近存储器模块的AMB；另一串行端口用于连接到较远离主机存储器控制器的邻近存储器模块的AMB；且并行端口用于连接到到达存储器芯片的总线，所述存储器芯片与AMB在同一存储器模块上。
举例来说，通过下游串行链路发送到AMB的来自主机存储器控制器的串行数据在被发送到存储器模块上的DRAM芯片之前临时缓冲在AMB中。串行数据含有地址、数据和命令信息，其在AMB中转换并被放置到存储器模块上的DRAM总线上。AMB根据存储器控制器的指令向DRAM芯片进行写入和从DRAM芯片进行读出。从DRAM检索到的数据在AMB中转换为串行数据，并通过上游串行链路发送到存储器控制器。
发明内容
本文中描述了经由高级存储器缓冲器来校准通过具有不同长度的数据总线进行的读取/写入存储器存取的方法和设备。本部分中概述本发明的某些实施例。
在本发明的一个实施例中，所述一种集成电路，包含多个端口，其用于分别与多个数据总线介接；端口，其用于与所述多个数据总线的共同时钟总线介接；和可调节电路，其与所述多个端口耦合以平衡所述多个数据总线上的延迟。
在本发明的一个实施例中，所述的集成电路，其中所述多个数据总线是到达存储器芯片的点对点总线。
在本发明的一个实施例中，所述的集成电路，其中所述多个数据总线依照双数据速率(DDR)标准或四数据速率(QDR)标准。
在本发明的一个实施例中，所述的集成电路，包含高级存储器缓冲器(AMB)。
在本发明的一个实施例中，所述的集成电路，其中所述可调节电路包含多个可调节延迟块和一校准控制器。
在本发明的一个实施例中，所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与从第二数据总线取样的数据之间的相位差，以调节与所述第二数据总线耦合的延迟块。
在本发明的一个实施例中，所述的集成电路，其中调节所述延迟块以减少所述相位差。
在本发明的一个实施例中，所述的集成电路，其中在所述多个数据总线中所述第一数据总线具有最长的延迟。
在本发明的一个实施例中，所述的集成电路，其中在校准阶段期间，经由所述多个数据总线将同一数据型式写入到不同的存储器芯片中；且同时通过所述多个数据总线读取所述数据型式以调节所述多个延迟块。
在本发明的一个实施例中，所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与读取时钟之间的相位差，以调节与所述第一数据总线耦合的延迟块。
在本发明的一个实施例中，所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与从第三数据总线取样的数据之间的相位差，以调节与所述第三数据总线耦合的延迟块。
在本发明的一个实施例中，所述的集成电路，其中所述校准控制器同时调节与所述第二数据总线耦合的延迟块和与所述第三数据总线耦合的延迟块。
在本发明的一个实施例中，所述的集成电路，其中所述可调节电路进一步包含多个可调节延迟块，所述多个可调节延迟块用于延迟待通过所述多个数据总线传输的数据，以使所述数据总线的目的地处的数据与通过所述时钟总线传输的写入时钟相位对准。
在本发明的一个实施例中，所述的集成电路，其中所述可调节电路进一步包含可调节延迟块，所述可调节延迟块用于调节通过所述时钟总线传输的所述写入时钟的相位。
在本发明的一个实施例中，所述一种存储器系统，包含多个存储器芯片；共同时钟总线，其与所述多个存储器芯片耦合；多个点对点数据总线，其与所述多个存储器芯片耦合；和存储器缓冲器，其经由所述共同时钟总线和所述多个点对点数据总线与所述多个存储器芯片耦合，所述多个点对点数据总线在所述存储器芯片与所述存储器缓冲器之间具有不同的长度，所述存储器缓冲器包含用于平衡所述多个数据总线上的延迟的可调节电路。
在本发明的一个实施例中，所述的存储器系统，其中所述存储器缓冲器包含高级存储器缓冲器(AMB)。
在本发明的一个实施例中，所述的存储器系统，包含全缓冲式双线内存储器模块(FB-DIMM)。
在本发明的一个实施例中，所述的存储器系统，其中所述存储器缓冲器包含校准控制器，所述校准控制器用于在校准阶段期间同时调节用于从所述多个数据总线进行读取的延迟。
在本发明的一个实施例中，所述一种在具有多个数据总线的数据处理系统的校准阶段期间的方法，所述数据总线具有不同的连线长度，所述方法包含相对于共同写入时钟调节施加于待通过所述多个数据总线传输的数据的第一延迟，以便通过所述数据总线进行正确的写入操作；和相对于共同时钟调节施加于通过所述多个数据总线而接收的数据的第二延迟，以减少所述接收的数据之间的相位差。
在本发明的一个实施例中，所述的方法，其中所述多个数据总线包含多个双数据速率存储器总线；所述第一和第二延迟集成在高级存储器缓冲器(AMB)上；且在所述校准阶段期间同时调节所述第二延迟。
附图说明
在附图的图式中以举例而不是限制的方式来说明实施例，附图中相似参考指示类似元件。
图1展示根据一个实施例的存储器系统。
图2展示根据一个实施例的高级存储器缓冲器(AMB)的方框图。
图3展示根据一个实施例的读取数据校准。
图4展示根据一个实施例用于同时读取校准的电路。
图5展示根据一个实施例使读取数据相位对准的方法。
图6展示根据一个实施例调节待从高级存储器缓冲器传输的数据的延迟的方法。
具体实施方式
以下描述内容和图式是说明性的且不应解释为限制性的。描述许多特定细节以提供彻底的理解。然而，在某些情况下，为了避免混淆描述内容而没有描述众所周知的或常规的细节。本揭示案中对一个或一实施例的参考不一定是对同一实施例的参考，且这些参考意味着至少一个。
图1展示根据一个实施例的存储器系统。在图1中，例如全缓冲式双线内存储器模块(FB-DIMM)的存储器模块(21)包括多个存储器芯片(例如，11、...、13)和高级存储器缓冲器(AMB)(15)。
高级存储器缓冲器(AMB)(15)处理到达和来自例如动态随机存取存储器(DRAM)的存储器芯片(11、...、13)的请求，并将请求转发到其它FB-DIMM或主机存储器控制器。
在图1中，高级存储器缓冲器(AMB)(15)与存储器芯片(11、...、13)之间的数据总线是通常具有不同连线长度的点对点连接(31、...、33)。在图1中，经由多点式配置在存储器芯片(11、...、13)之间共享共同时钟总线(23)。
在读取操作中，存储器芯片(11、...、13)基于从时钟总线(23)接收到的时钟发出数据。由于轨迹差异和接收器失配的缘故，到达高级存储器缓冲器(AMB)的输入端口的数据信号通常具有不同的相位。
在一个实施例中，将高级存储器缓冲器(AMB)设计为具有可调节电路，以平衡或减少通过点对点连接(31、...、33)接收到的数据信号之间的相位差。
在一个实施例中，点对点数据总线包括用于数据信号和用于数据选通的多个并行连线。在高级存储器缓冲器(AMB)(15)中，根据个别数据选通对数据信号进行取样，且接着根据共同读取时钟进行取样，以消除从不同的点对点数据总线接收的数据之间的相位差。随着数据速度增加，数据总线之间的相位差可能导致难以根据共同读取时钟来对数据信号进行取样。
在一个实施例中，高级存储器缓冲器(AMB)(15)包括可调节电路，以在依据共同读取时钟对数据信号进行取样之前减少从不同的点对点数据总线接收的数据之间的相位差。因此，可增加系统的时间余量和抖动容限。
在写入操作中，高级存储器缓冲器(AMB)(15)根据写入时钟发出数据。由于轨迹差异和接收器失配的缘故，数据信号通常经由不同的点对点数据总线以不同的相位到达存储器芯片(31、...、33)。当存储器芯片(31、...、33)对尤其以高数据速度从高级存储器缓冲器(AMB)(15)传输的数据进行取样时，相位差可能导致错误。
在一个实施例中，高级存储器缓冲器(AMB)(15)设计为包括可调节电路，以平衡或减少通过点对点连接(31、...、33)传输的到达的数据信号与通过时钟总线(23)传输的时钟信号之间的相位差。
通过在校准阶段使用可调节电路，可减少由于数据总线和/或时钟总线之间连线长度的差异而造成的相位差，以经由高级存储器缓冲器(AMB)(15)来增加对存储器芯片(31、...、33)进行读取/写入的时间余量。在一个实施例中，可调节电路用于自动吸收通过不同的总线传输的数据之间的时滞，并增加读取/写入时间余量和抖动容限。
在一个实施例中，高级存储器缓冲器(AMB)(15)集成在单个半导体芯片上。
图2展示根据一个实施例的高级存储器缓冲器(AMB)的方框图。在图2中，高级存储器缓冲器(AMB)(41)包括耦合在高级存储器缓冲器(AMB)(41)的DRAM接口(49)与数字核心(43)之间的读取平衡电路(45)和写入平衡电路(47)。DRAM接口(49)可包括用于与多个点对点数据总线(如图1所说明)介接的多个端口。
在一个实施例中，高级存储器缓冲器(AMB)(41)通过DRAM接口将数据传输到DRAM和从DRAM接收数据，所述DRAM接口可包括双数据速率(DDR)存储器总线接口或四数据速率(QDR)存储器总线接口。
在读取操作中，在根据高级存储器缓冲器(AMB)(41)的共同读取时钟对对准的数据信号进行取样之前，读取平衡电路(45)对来自不同数据总线的数据信号解除时滞(de-skew)和校准以使其彼此对准。
在写入操作中，在通过数据总线传输不同数据总线的数据信号之前由写入平衡电路(47)对所述数据信号预加时滞(pre-skew)，使得其可在存储器芯片的输入端口处与其各自的时钟对准。
图3展示根据一个实施例的读取数据校准。在图3中，在缓冲器(51和53)处接收到来自数据总线的数据和选通信号之后，选通信号被延迟(55)(例如，相移90度)以控制取样器(57)。在数据触发器(DEF)(63)根据共同读取时钟对经取样的输出进行进一步取样之前，取样器(57)产生数据信号的经取样的输出，所述经取样的输出由可调节延迟元件(59)延迟。因此，数据触发器(DEF)(63)的输出与共同读取时钟同步。
在一个实施例中，可调节延迟(59)由校准控制器(61)控制以减少从不同数据总线接收的经取样的数据信号之间的相位差。
可手动控制、或经由软件控制或部分经由软件部分经由硬件来控制校准控制器(61)。
以另外方式或进行组合，在延迟块(55)和/或取样器(57)之前可使用一组可调节延迟元件以使所接收的数据相位对准。
图4展示根据一个实施例用于同时读取校准的电路。在一个实施例中，在校准阶段期间调节可调节延迟(71、75、81、...)，且接着使其固定以便进行随后的操作。在校准阶段期间，从存储器芯片读取相同的数据型式以调节延迟(71、75、81、...)。
在一个实施例中，数据总线A具有用于通过多个数据总线(例如，数据总线A、数据总线B、数据总线C、...)接收数据的最长延迟。可调节延迟(71)由控制器(73)调节以与读取时钟相位对准。以另外方式或进行组合，可调节读取时钟以与从数据总线A读回的数据相位对准。以另外方式或进行组合，可调节待经由时钟总线传输到存储器芯片的时钟信号，以使从数据总线A读回的数据与读取时钟相位对准。
在图4中，针对其它总线的可调节延迟(75、81、...)经调节以与针对具有最长延迟的总线A的延迟匹配，使得可调节延迟(71、75、81、...)的输出具有减少的相位差。
举例来说，相位检测器(77)确定可调节延迟(71)与可调节延迟(75)的输出之间的相位差，所述可调节延迟(71)和(75)输出来自总线A和总线B的经取样的数据信号。由相位检测器(77)检测到的相位差用于经由回路滤波器(79)向可调节延迟(75)提供反馈，以减少可调节延迟(71)与可调节延迟(75)的输出之间的相位差。因此，在从数据总线A和数据总线B读取相同的数据型式的训练时期之后，可调节延迟(75)可经调节以使可调节延迟(71和75)的输出相位对准。
在一个实施例中，相位检测器(83)和回路滤波器(85)用于可调节延迟(81)以使可调节延迟(71和81)的输出相位对准。
在一个实施例中，在校准阶段期间同时调节可调节延迟(75、81、...)以补偿沿着不同数据总线的延迟差。在校准阶段之后，随后的读取操作可使用通过校准而确定的延迟来补偿沿着不同数据总线的延迟差。因此，可在时间余量和抖动容限增加的情况下，用共同读取时钟对可调节延迟(71、75、81、...)的输出进行可靠取样。
在一个实施例中，待通过到达存储器芯片的不同数据总线而从高级存储器缓冲器传输的数据在高级存储器缓冲器上通过一组可调节延迟而被预加时滞。可手动或通过校准阶段来进行延迟的调节，使得经由不同数据总线到达存储器芯片的数据信号与经由时钟总线到达相应存储器芯片的时钟信号相位对准。以另外方式或进行组合，待经由时钟总线传输到存储器芯片的时钟信号也可经调节以便进行写入操作中的相位对准。此平衡方法减少或消除了由于不同的传送距离和速度而产生的时滞。
图5展示根据一个实施例用于使读取数据相位对准的方法。在图5中，在经由多个点对点数据总线将训练型式(101)写入到一组存储器中之后，经由第一数据总线从所述存储器中的第一存储器读取(103)训练型式。读取时钟(105)经调节以与经由第一数据总线从第一存储器返回的数据相位对准。以另外方式或进行组合，经由第一数据总线从第一存储器返回的数据经延迟以与读取时钟相位对准。
经由第二数据总线从所述存储器中的第二存储器读取(107)训练型式。读取时钟与从第二存储器返回的数据之间的相位差经检测(109)且用于调节从第二数据总线读取的数据的延迟，以减少读取时钟与从第二存储器返回的数据之间的相位差。可针对多个总线同时执行所述操作(107、109、111)以便进行读取操作中的相位对准。
在一个实施例中，使读取时钟与经由第一数据总线从第一存储器读回的数据相位对准与使经由不同数据总线从不同存储器读回的数据相位对准的操作同时执行。
图6展示根据一个实施例调节待从高级存储器缓冲器传输的数据的延迟的方法。在图6中，重复执行操作121-127以调节(121)待经由点对点数据总线写入到存储器的数据的延迟，经由点对点数据总线将数据写入(123)到存储器，并从存储器读回(125)数据，直到(127)从存储器读回的数据与写入到存储器中的数据匹配为止。
在图6中，在调节延迟以启用经由点对点数据总线从存储器进行的正确读取/写入之后，使延迟以增量方式增加(129)，直到通过预延迟经由数据总线写入到存储器中的数据而写入的读回数据不正确为止。记录(131)对应于从正确读回到不正确读回的转变的延迟量作为第一延迟参数。
在图6中，在调节延迟以启用经由点对点数据总线从存储器进行的正确读取/写入之后，使延迟以增量方式减小(133)，直到通过预延迟经由数据总线写入到存储器中的数据而写入的读回数据不正确为止。记录(135)对应于从正确读回到不正确读回的转变的延迟量作为第二延迟参数。
基于第一和第二延迟参数确定(137)第三延迟参数；且使用第三延迟参数校准(139)用于经由数据总线进行写入的延迟。举例来说，第三延迟参数可为第一与第二延迟参数之间的中点。
在一个实施例中，针对多个数据总线同时执行操作121-139的方法，以确定用于经由多个数据总线正确写入被延迟数据的延迟。
以另外方式或进行组合，待经由共同时钟总线发送到所述多个存储器的时钟可经调节以使经由第一数据总线到达第一存储器的数据相位对准；且经由第二数据总线传输的数据在高级存储器缓冲器上预延迟以便与经由时钟总线到达相应存储器的时钟信号相位对准。
在一个实施例中，高级存储器缓冲器的集成电路包括一种用于减少、补偿或消除经由不同点对点数据总线读取的数据之间的时滞的灵活/可调节的延迟平衡机制，和另一种用于使通过点对点数据总线传输的数据发生时滞以使得数据与经由多点式时钟总线到达的时钟信号达成相位对准的灵活/可调节的延迟机制。在一个实施例中，所述机制实施在高级存储器缓冲器的DRAM接口中。
在一个实施例中，高级存储器缓冲器(AMB)依照联合电子装置工程协会(JEDEC)标准。
在前述说明书中，已参考本发明的具体示范性实施例对本发明进行了描述。显然，在不脱离本发明的如在所附权利要求书中所主张的更广泛的精神和范畴的情况下，可对本发明进行各种修改。因此，应认为说明书和图式是说明性的而不是限制性的。

Claims (20)

1.一种集成电路，包含：
多个端口，其用于分别与多个数据总线介接；
端口，其用于与所述多个数据总线的共同时钟总线介接；和
可调节电路，其与所述多个端口耦合以平衡所述多个数据总线上的延迟。
2.根据权利要求1所述的集成电路，其中所述多个数据总线是到达存储器芯片的点对点总线。
3.根据权利要求2所述的集成电路，其中所述多个数据总线依照双数据速率(DDR)标准或四数据速率(QDR)标准。
4.根据权利要求1所述的集成电路，包含高级存储器缓冲器(AMB)。
5.根据权利要求1所述的集成电路，其中所述可调节电路包含多个可调节延迟块和一校准控制器。
6.根据权利要求5所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与从第二数据总线取样的数据之间的相位差，以调节与所述第二数据总线耦合的延迟块。
7.根据权利要求6所述的集成电路，其中调节所述延迟块以减少所述相位差。
8.根据权利要求6所述的集成电路，其中在所述多个数据总线中所述第一数据总线具有最长的延迟。
9.根据权利要求6所述的集成电路，其中在校准阶段期间，经由所述多个数据总线将同一数据型式写入到不同的存储器芯片中；且同时通过所述多个数据总线读取所述数据型式以调节所述多个延迟块。
10.根据权利要求6所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与读取时钟之间的相位差，以调节与所述第一数据总线耦合的延迟块。
11.根据权利要求6所述的集成电路，其中所述校准控制器确定从第一数据总线取样的数据与从第三数据总线取样的数据之间的相位差，以调节与所述第三数据总线耦合的延迟块。
12.根据权利要求11所述的集成电路，其中所述校准控制器同时调节与所述第二数据总线耦合的延迟块和与所述第三数据总线耦合的延迟块。
13.根据权利要求5所述的集成电路，其中所述可调节电路进一步包含多个可调节延迟块，所述多个可调节延迟块用于延迟待通过所述多个数据总线传输的数据，以使所述数据总线的目的地处的数据与通过所述时钟总线传输的写入时钟相位对准。
14.根据权利要求13所述的集成电路，其中所述可调节电路进一步包含可调节延迟块，所述可调节延迟块用于调节通过所述时钟总线传输的所述写入时钟的相位。
15.一种存储器系统，包含：
多个存储器芯片；
共同时钟总线，其与所述多个存储器芯片耦合；
多个点对点数据总线，其与所述多个存储器芯片耦合；和
存储器缓冲器，其经由所述共同时钟总线和所述多个点对点数据总线与所述多个存储器芯片耦合，所述多个点对点数据总线在所述存储器芯片与所述存储器缓冲器之间具有不同的长度，所述存储器缓冲器包含用于平衡所述多个数据总线上的延迟的可调节电路。
16.根据权利要求15所述的存储器系统，其中所述存储器缓冲器包含高级存储器缓冲器(AMB)。
17.根据权利要求15所述的存储器系统，包含全缓冲式双线内存储器模块(FB-DIMM)。
18.根据权利要求15所述的存储器系统，其中所述存储器缓冲器包含校准控制器，所述校准控制器用于在校准阶段期间同时调节用于从所述多个数据总线进行读取的延迟。
19.一种在具有多个数据总线的数据处理系统的校准阶段期间的方法，所述数据总线具有不同的连线长度，所述方法包含：
相对于共同写入时钟调节施加于待通过所述多个数据总线传输的数据的第一延迟，以便通过所述数据总线进行正确的写入操作；和
相对于共同时钟调节施加于通过所述多个数据总线而接收的数据的第二延迟，以减少所述接收的数据之间的相位差。
20.根据权利要求19所述的方法，其中所述多个数据总线包含多个双数据速率存储器总线；所述第一和第二延迟集成在高级存储器缓冲器(AMB)上；且在所述校准阶段期间同时调节所述第二延迟。
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