CN101266463A - 基于fpga的模糊控制器 - Google Patents
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Abstract
本发明选择现场可编程逻辑门阵列(FPGA)作为实现模糊控制器的物理器件，由于FPGA易于建立原型、测试和设计验证，并且其并行处理数据的特性适于进行模糊运算，极大提高了模糊运算速度，以达到实时应用的要求，克服了传统模糊控制器实现方法处理速度低、成本高或开发周期长等不足。以分段二次多项式拟合隶属度函数，不必针对不同的隶属度函数独立设计；模糊推理规则采用激活机制(An active－rule－driven inference)，极大较少计算量；用对数运算代替解模糊中的除法运算，提高处理速度；在FPGA上设计实现10级流水线完成模糊运算；通过设置相关存储器中的数据配置模糊控制器的隶属度函数和模糊规则，以适应不同的控制对象，控制器具有较大的通用性。
Description
技术领域
本发明是一种实现在现场可编程逻辑门阵列(FPGA)芯片上的模糊控制器，可配置相关存储器中的数据来设置模糊控制器的隶属度函数和模糊推理规则，以适应不同的控制器对象，具有良好的通用性。
背景技术
随着模糊控制的优越特性逐渐被工程技术人员所认识，并逐步被接受，同时，并出现了将模糊逻辑控制应用到工业生产中。大部分这类产品中的模糊逻辑系统一般采用如下方法实现：①由软件实现；②由通用微处理器实现；③由专用模糊推理芯片实现。其中方法①是最具通用性的实现模糊系统的方法，基于通用型处理器，采用纯软件的方式进行开发，但此实现方式的处理速度是最慢的；方法②通过定制通用型微处理器，使其执行模糊指令，获得比纯软件实现形式的模糊系统更高的处理速度，使得模糊系统运行更有效率而不失通用性。这种实现方式能够获得最优的介于速度和通用性的折中性能。；方法③方式采用专用的模糊逻辑硬件实现，能够获得最高的处理速度，尤其是在设计的时候针对模糊指令的执行进行了优化，尽管相对于前三者在通用性上有明显的不足，但在某些对处理速度有较高要求的工业应用场合有良好的应用，但成本较大。
发明内容
为了克服传统模糊控制器实现方法处理速度低、成本高或开发周期长等不足，本发明选择FPGA作为该模糊控制器的物理器件，由于其易于建立原型、测试和设计验证，并且FPGA并行处理的特性适于进行模糊运算，提高模糊运算速度，以达到实时应用的要求，而且一旦在FPGA上实现后易于进行ASIC芯片的开发。
本发明解决其技术问题所采用的技术方案包括：
双通道增益可调放大器U2，用于提高进入双通道A/D转换芯片U3的信号的稳定性，并调节电压，以保证双通道A/D转换芯片U3的输出信号的高精度高可靠性；双通道增益可调放大器U2在接收到系统的偏差量和偏差变化量信号后，将该信号调整到双通道A/D转换芯片U3可接收的范围，再输送给双通道A/D转换芯片U3；
双通道A/D转换芯片U3，位于双通道增益可调放大器U2输出端，用于将双通道增益可调放大器U2输送的模拟信号转换成数字信号，并输送给现场可编程逻辑门阵列芯片U1；
双通道D/A转换芯片U4，位于现场可编程逻辑门阵列芯片U1的输出端，在接收到现场可编程逻辑门阵列芯片U1的数字量输出信号后，转换成模拟信号，再输出；
存储器芯片U5，连接于现场可编程逻辑门阵列芯片U1上，用于对现场可编程逻辑门阵列芯片U1进行功能配置；
晶振芯片U6，位于现场可编程逻辑门阵列芯片U1的时钟信号输入端，为现场可编程逻辑门阵列芯片U1提供工作时钟。
当双通道增益可调放大器U2的放大倍数没有变化时不需重复配置，双通道增益可调放大器U2和双通道A/D转换芯片U3的时钟端均由现场可编程逻辑门阵列芯片U1上的管脚U17提供，由各自的管脚CS/LD和管脚CONV上的电平信号确定当前工作芯片是双通道增益可调放大器U2还是双通道A/D转换芯片U3；对于双通道增益可调放大器U2、双通道A/D转换芯片U3和双通道D/A转换芯片U4的驱动信号全部均由VHDL语言实现，并由相应的现场可编程逻辑门阵列芯片U1的对应管脚输出信号。
在现场可编程逻辑门阵列芯片U1上实现芯片工作流水线，以完成模糊运算；所述模糊运算包括以分段二次多项式拟合隶属度函数，以激活机制实现模糊推理规则，用对数运算代替解模糊化中的除法运算，以提高处理速度；通过设置相关存储器中的数据，以配置模糊控制器的隶属度函数和模糊规则，适应不同的控制对象。
在以分段二次多项式拟合隶属度函数时，分段点存储器中的数据用于配置模糊控制器输入端对应的隶属度函数的分段上下限参数；二次多项式系数存储器中的数据用于配置二次多项式参数，以表现所有常规模糊隶属度函数。
在以激活机制实现模糊推理规则时，由于输入数据对应的隶属度函数数值中部分为零，因此与其对应的模糊推理规则的推理结果也为零，对模糊控制器的输出没有影响，对这部分运算不作任何处理。
在用对数运算代替解模糊中的除法运算时，以查找表和对数减法代替除法运算。
以分段二次多项式拟合隶属度函数，不必针对不同的隶属度函数独立设计，拟合度能够达到98％以上；模糊推理规则采用激活机制(An active-rule-driveninference)，极大较少计算量，充分利用FPGA并行处理数据的特点，同时处理几条被激活的模糊推理规则，只需两个时钟周期即可完成所有模糊推理；用对数运算代替解模糊中的除法运算，提高处理速度；将包括模糊化、模糊推理和解模糊化的模糊运算进行适当分解，在FPGA上可以构成10级流水线完成模糊运算，每级流水需要3个时钟周期，FPGA的系统时钟采用50MHz，因此完成一次模糊运算只需600ns。
该模糊控制器具有双输入、单输出，用分段点存储器、系数存储器和推理结果存储器三个存储器中的数据配置模糊控制器特性；分段点存储器中的数据用于配置模糊控制器输入端对应的隶属度函数的分段上下限参数；系数存储器中的数据用于配置二次多项式参数；推理结果存储器中的数据用于配置模糊规则的推理结果。
附图说明
图1是本发明的FPGA设计原理图。
图2是本发明的电路设计原理图。
图3是本发明的隶属度函数的分段二次多项式拟合原理图。
具体实施方式
图1中缓存器1根据en信号每隔5个时钟周期对输入数据进行一次采用，其余缓存器对其输入输出数据实现一个时钟周期的延迟，用于实现流水线；系数存储器地址生成模块将输入与各自的分段点存储器中的数据进行比较，确定激活的模糊规则，生成对应的系数存储器数据读取地址；系数存储器数据读取模块根据系数存储器地址生成中产生的地址读取系数存储器中的数据，同时产生与激活的模糊规则对应的推理结果存储器地址；推理结果生成模块计算多项式各项系数，包括a0、a1x、a2x2，其中a0、a1和a2是于系数存储器数据读取从系数存储器中读取的多项式系数，x为输入数据；隶属度函数计算1模块根据系数存储器数据读取中产生的推理结果存储器地址读取所需的四条模糊推理规则的推理结果；隶属度函数计算2模块将隶属度函数计算1模块得到的多项式的各项数据相加，计算得到每个输入量对应的隶属度函数数值；取小运算模块将隶属度函数计算2模块中得到的隶属度函数数值对应做取小运算，分别为输入端X1对应的两个隶属度函数与X2对应的两个隶属度函数分别做取小运算，于是得到4个运算结果，分别为α1～α4；求和计算模块将取小运算模块中计算得到的4个数值求和；推理实现模块将推理结果生成得到的4个模糊规则的推理结果与取小运算中得到的4个隶属度函数数值对应相乘，得到各条激活模糊规则的推理数值结果；推理结构求和模块将推理实现中得到的数据相加；对数运算模块将求和计算模块和推理结构求和模块的计算结果取对数，对数运算用查表法实现；由于log(0)无法计算，符号生成模块检测推理实现模块的计算结果是否为零，如果为零则将模糊控制器输出直接置零，否则保存其的正负号；减法运算模块对对数运算模块的计算相减，以对数减法替代解模糊中的除法运算；逆对数运算模块对减法运算模块的计算结果做反对数运算，并结合符号生成的结果确定最终输出量的正负号或为零。
图2为电路设计原理图，对于各集成芯片的供电及接地管脚未予以表示，其中U1芯片的型号为XC3S500E为本发明选用的FPGA芯片；U2芯片的型号为LTC6912-1为双通道增益可调放大器，提高进入A/D转换芯片信号的稳定性，调节电压，保证A/D转换芯片输出信号的高精度高可靠性；U3芯片的型号为LTC1407-1为双通道14位A/D转换芯片；U4芯片的型号为LTC2624为四通道12位D/A转换芯片；U5芯片的型号为XCF04S为Flash存储器芯片，上电后对FPGA芯片进行配置；U6芯片的型号为SG-8002JF为50MHz的晶振，作为FPGA工作时钟。由于LTC6912-1芯片的放大倍数如不改变不需重复配置，LTC6912-1和LTC1407-1芯片的时钟端均由FPGA上的U17管脚提供，由各自的CS/LD和CONV管脚上的电平信号确定当前工作芯片。对于LTC6912-1、LTC1407-1和LTC2624芯片的驱动信号全部均由VHDL语言实现，并由相应的FPGA管脚输出信号。
其中，双通道增益可调放大器U2，用于提高进入双通道A/D转换芯片U3的信号的稳定性，并调节电压，以保证双通道A/D转换芯片U3的输出信号的高精度高可靠性；双通道增益可调放大器U2在接收到系统的偏差量和偏差变化量信号后，将该信号调整到双通道A/D转换芯片U3可接收的范围，再输送给双通道A/D转换芯片U3；
双通道A/D转换芯片U3，位于双通道增益可调放大器U2输出端，用于将双通道增益可调放大器U2输送的模拟信号转换成数字信号，并输送给现场可编程逻辑门阵列芯片U1；
双通道D/A转换芯片U4，位于现场可编程逻辑门阵列芯片U1的输出端，在接收到现场可编程逻辑门阵列芯片U1的数字量输出信号后，转换成模拟信号，然后就可以直接输出到需要的场合；
存储器芯片U5，连接于现场可编程逻辑门阵列芯片U1上，用于对现场可编程逻辑门阵列芯片U1进行功能配置；晶振芯片U6，位于现场可编程逻辑门阵列芯片U1的时钟信号输入端，为现场可编程逻辑门阵列芯片U1提供工作时钟。
当双通道增益可调放大器U2的放大倍数没有变化时不需重复配置，双通道增益可调放大器U2和双通道A/D转换芯片U3的时钟端均由现场可编程逻辑门阵列芯片U1上的管脚U17提供，由各自的管脚CS/LD和管脚CONV上的电平信号确定当前工作芯片是双通道增益可调放大器U2还是双通道A/D转换芯片U3；对于双通道增益可调放大器U2、双通道A/D转换芯片U3和双通道D/A转换芯片U4的驱动信号全部均由VHDL语言实现，并由相应的现场可编程逻辑门阵列芯片U1的对应管脚输出信号。
在现场可编程逻辑门阵列芯片U1上实现芯片工作流水线，以完成模糊运算；所述模糊运算包括以分段二次多项式拟合隶属度函数，以激活机制实现模糊推理规则，用对数运算代替解模糊化中的除法运算，以提高处理速度；通过设置相关存储器中的数据，以配置模糊控制器的隶属度函数和模糊规则，适应不同的控制对象。
在以分段二次多项式拟合隶属度函数时，分段点存储器中的数据用于配置模糊控制器输入端对应的隶属度函数的分段上下限参数；二次多项式系数存储器中的数据用于配置二次多项式参数，以表现所有常规模糊隶属度函数。
在以激活机制实现模糊推理规则时，由于输入数据对应的隶属度函数数值中部分为零，因此与其对应的模糊推理规则的推理结果也为零，对模糊控制器的输出没有影响，对这部分运算不作任何处理。在用对数运算代替解模糊中的除法运算时，以查找表和对数减法代替除法运算。
图3是本发明的隶属度函数的分段二次多项式拟合原理图。常规实现隶属度函数的方法有：一、使用查找表，能够获得较高的处理速度，但需要占用大量的片上资源；二、使用定制的运算电路，根据预先定义的隶属度函数计算得到隶属度函数数值，相对于前一种方法能够节省大量芯片面积，但当隶属度函数改变时需要重新设计该运算电路。分段二阶多项式拟合是两者的折中，对于如图3所示的隶属度函数，首先将其划分成ab、bc、cd三段表示，ab段和cd段为一阶多项式，bc段为零阶多项式，即常数。如隶属度函数为高斯型等隶属度函数则可采用二阶多项式f(x)＝a0+a1x+a2x2做曲线拟合。
Claims (6)
1、一种基于FPGA的模糊控制器，其特征在于，该模糊控制器包括：
双通道增益可调放大器(U2)，用于提高进入双通道A/D转换芯片(U3)的信号的稳定性，并调节电压，以保证双通道A/D转换芯片(U3)的输出信号的高精度高可靠性；双通道增益可调放大器(U2)在接收到系统的偏差量和偏差变化量信号后，将该信号调整到双通道A/D转换芯片(U3)可接收的范围，再输送给双通道A/D转换芯片(U3)；
双通道A/D转换芯片(U3)，位于双通道增益可调放大器(U2)输出端，用于将双通道增益可调放大器(U2)输送的模拟信号转换成数字信号，并输送给现场可编程逻辑门阵列芯片(U1)；
双通道D/A转换芯片(U4)，位于现场可编程逻辑门阵列芯片(U1)的输出端，在接收到现场可编程逻辑门阵列芯片(U1)的数字量输出信号后，转换成模拟信号，再输出；
存储器芯片(U5)，连接于现场可编程逻辑门阵列芯片(U1)上，用于对现场可编程逻辑门阵列芯片(U1)进行功能配置；
晶振芯片(U6)，位于现场可编程逻辑门阵列芯片(U1)的时钟信号输入端，为现场可编程逻辑门阵列芯片(U1)提供工作时钟。
2、如权利要求1所述基于FPGA的模糊控制器，其特征在于，当双通道增益可调放大器(U2)的放大倍数没有变化时不需重复配置，双通道增益可调放大器(U2)和双通道A/D转换芯片(U3)的时钟端均由现场可编程逻辑门阵列芯片(U1)上的管脚U17提供，由各自的管脚CS/L D和管脚CONV上的电平信号确定当前工作芯片是双通道增益可调放大器(U2)还是双通道A/D转换芯片(U3)；对于双通道增益可调放大器(U2)、双通道A/D转换芯片(U3)和双通道D/A转换芯片(U4)的驱动信号全部均由VHDL语言实现，并由相应的现场可编程逻辑门阵列芯片(U1)的对应管脚输出信号。
3、如权利要求1所述基于FPGA的模糊控制器，其特征在于，在现场可编程逻辑门阵列芯片(U1)上实现芯片工作流水线，以完成模糊运算；所述模糊运算包括以分段二次多项式拟合隶属度函数，以激活机制实现模糊推理规则，用对数运算代替解模糊化中的除法运算，以提高处理速度；通过设置相关存储器中的数据，以配置模糊控制器的隶属度函数和模糊规则，适应不同的控制对象。
4、根据权利要求3所述的基于FPGA的模糊控制器，其特征是：在以分段二次多项式拟合隶属度函数时，分段点存储器中的数据用于配置模糊控制器输入端对应的隶属度函数的分段上下限参数；二次多项式系数存储器中的数据用于配置二次多项式参数，以表现所有常规模糊隶属度函数。
5、根据权利要求3所述的基于FPGA的模糊控制器，其特征是：在以激活机制实现模糊推理规则时，由于输入数据对应的隶属度函数数值中部分为零，因此与其对应的模糊推理规则的推理结果也为零，对模糊控制器的输出没有影响，对这部分运算不作任何处理。
6、根据权利要求3所述的基于FPGA的模糊控制器，其特征是：在用对数运算代替解模糊中的除法运算时，以查找表和对数减法代替除法运算。
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