CN107154798A

CN107154798A - 基于三维可写存储器的可编程门阵列

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Publication number: CN107154798A
Application number: CN201710126067.3A
Authority: CN
Inventors: 张国飙
Original assignee: Hangzhou Haicun Information Technology Co Ltd
Current assignee: Hangzhou Haicun Information Technology Co Ltd
Priority date: 2016-03-05
Filing date: 2017-03-06
Publication date: 2017-09-12
Anticipated expiration: 2037-03-06
Also published as: CN117060916A; CN107154798B

Abstract

本发明提出一种基于三维可写存储器（3D‑W）的可编程门阵列。它含有一可编程计算单元阵列、一个可编程逻辑单元阵列和多个可编程连接。每个可编程计算单元含有至少一个3D‑W阵列，该3D‑W阵列存储一数学函数的查找表（LUT）。

Description

基于三维可写存储器的可编程门阵列

技术领域

本发明涉及集成电路领域，更确切地说，涉及可编程门阵列。

背景技术

可编程门阵列属于半定制集成电路，即通过后端工艺或现场编程，实现对逻辑电路的定制化。美国专利4,870,302披露了一种可编程门阵列。它含有多个可编程逻辑单元（configurable logic element，或configurable logic block）和可编程连接（configurable interconnect，或programmable interconnect）。其中，可编程逻辑单元在设置信号控制下可以选择性地实现移位、逻辑非、AND（逻辑与）、OR（逻辑和）、NOR（和非）、NAND（与非）、XOR（异或）、+（算术加）、-（算术减）等功能；可编程连接在设置信号控制下可以选择性地实现两条互连线之间的连接、断开等功能。

目前，很多应用均涉及复杂数学函数的计算。复杂数学函数的例子包括超越函数，如指数（exp）、对数（log）、三角函数（sina、cos）等。为了保证执行速度，高性能应用要求用硬件来实现复杂数学函数。在现有的可编程门阵列中，复杂数学函数均通过来固化计算单元来实现。这些固化计算单元为硬核（hard block）的一部分，其电路已经固化、不能对其进行再配置。很明显，固化计算单元将限制可编程门阵列的进一步应用。为了克服这个困难，本发明将可编程门电路的概念推广，使固化计算单元可编程化。具体说来，可编程门电路除了含有可编程逻辑单元以外，还含有可编程计算单元。该可编程计算单元可以选择性地实现多种数学函数中的任何一种。

发明内容

本发明的主要目的是推广可编程门电路在复杂数学计算领域的应用。

本发明的另一目的是提供一种可编程门电路，不仅其逻辑功能可以被定制，其计算功能也可以被定制。

本发明的另一目的是提供一种计算能力更灵活、更强大的可编程门阵列。

本发明的另一目的是提供一种芯片面积更小、成本更低的可编程门阵列。

为了实现这些以及别的目的，本发明提出一种基于三维可写存储器（three-dimensional writable memory，简称为3D-W）的可编程门阵列。它含有一可编程计算单元阵列、一个可编程逻辑单元阵列和多个可编程连接。每个可编程计算单元含有至少一个3D-W阵列，该3D-W阵列存储一种数学函数的查找表（LUT）。可编程计算单元的使用分两个阶段：设置阶段和计算阶段。在设置阶段，根据用户需要将所需数学函数的LUT加载到3D-W阵列中；在计算阶段，通过查找LUT来获得基本数学函数的值。由于采用3D-W阵列，即使同一批次的芯片也可以实现不同的数学函数。而且，对于基于三维多次重复编程存储（3D-MTP）阵列的可编程门阵列，由于在不同时段可以对3D-MTP阵列加载不同数学函数的LUT，该可编程门阵列能实现可重构计算。在本发明中，复杂数学函数是指算术加（+）和算术减（-）以外的数学函数，包括指数、对数、三角函数等。

除了可编程计算单元，可编程门阵列还含有多个可编程逻辑单元和可编程连接。在实现过程中，复杂数学函数首先被分解为多个基本数学函数。然后针对每个基本数学函数设置对应的可编程计算单元，使其实现相应的基本数学函数。最后，通过设置可编程逻辑单元和可编程连接，实现所需的复杂数学函数。

采用3D-W来实现可编程门阵列有诸多优势。首先，由于3D-W存储容量大，它可以存储较大的LUT。其次，3D-W阵列之间可以实现三维集成，因此属于不同可编程计算单元的3D-W阵列可以相互堆叠在一起，以减少可编程门阵列所需的衬底面积。最后，由于3D-W阵列基本不占衬底面积，可编程逻辑单元和/或可编程连接可以集成在3D-W阵列下方，这样可以进一步减少可编程门阵列所需的衬底面积。

相应地，本发明提出一种可编程计算单元(100)，其特征在于含有：一含有晶体管的半导体衬底(0)；堆叠在该半导体衬底(0)上的一三维可写存储器（3D-W）阵列(110)，该3D-W阵列(110)存储一数学函数的至少部分查找表（LUT）；一设置信号(125)，当该设置信号(125)为“写”时，将一数学函数的值写入该3D-W阵列(110)；当该设置信号(125)为“读”时，从该3D-W阵列(110)中读出该数学函数的值。

本发明还提出一种实现一复杂数学函数的可编程门阵列(400)，其特征在于含有：一含有至少一可编程计算单元(100)的可编程计算单元阵列(100AA-100AD)，该可编程计算单元(100)含有一三维可写存储器（3D-W）阵列(110)并存储一基本数学函数的至少部分查找表（LUT）；一含有至少一可编程逻辑单元(200)的可编程逻辑单元阵列(200AA-200AD)，该可编程逻辑单元从一逻辑运算库中选择性地实现一种逻辑运算；多个将该可编程计算单元阵列和该可编程逻辑单元阵列耦合的可编程连接(300)；该可编程门阵列(400)通过对该可编程计算单元(100AA-100AD)、该可编程逻辑单元(200AA-200AD)和该可编程连接(300)进行编程以实现该复杂数学函数，该复杂数学函数是所述基本数学函数的一种组合。

附图说明

图1是一种三维可写存储器（3D-W）的截面图。

图2是一种可编程计算单元的符号。

图3是第一种可编程计算单元的衬底电路布局图。

图4是一种可编程门阵列的布局图。

图5表示一种可重构门阵列的两个使用周期。

图6A披露一种可编程连接实现的连接库；图6B披露一种可编程逻辑单元实现的逻辑运算库。

图7A是第二种可编程计算单元的衬底电路布局图；图7B是图4中可编程计算单元100AA-100AD的截面图。

图8是一种可编程门阵列具体实现的布局图。

注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。

具体实施方式

图1是一种三维可写存储器（3D-W）的截面图。3D-W是三维存储器（3D-M）的一种，其存储的信息采用电编程方式录入。根据其能编程的次数，3D-W又分为三维一次编程存储器（3D-OTP）和三维多次编程存储器（3D-MTP）。其中，3D-OTP能一次编程，3D-MTP能重复编程。常见的3D-W包括3D-XPoint（三维交叉点阵列存储器）、3D-RRAM（三维阻抗存储器）、3-Dmemristor（三维阻存器）、3D-OTP（三维一次编程存储器）等。

3D-W 10含有一形成在衬底0上的衬底电路层0K。存储层16A堆叠在衬底电路0K之上，存储层16B堆叠在存储层16A之上。衬底电路层0K含有存储层16A、16B的周边电路，它包括晶体管0t及其互连线0i（包括0M1-0M2）。其中，晶体管0t形成在一半导体衬底0中；互连线0i含有互连线层0M1-0M3。每个存储层（如16A）含有多条第一地址线（如2a，沿y方向）、多条第二地址线（如1a，沿x方向）和多个3D-P存储元（如1aa）。存储层16A、16B分别通过接触通道孔1av、3av与衬底0耦合。

在一个3D-W中，每个存储层含有多个3D-W阵列。3D-W阵列是在一个存储层中所有共享了至少一条地址线的存储元的集合。在一个3D-W阵列中，所有地址线是连续的，并不与不同3D-W阵列共享任何地址线。另外，一个3D-W芯片含有多个3D-W模块。每个3D-W模块包括3D-W中的所有存储层，其顶存储层仅含一个3D-W阵列，而且该3D-W阵列在衬底上的投影决定3D-W模块的边界。

3D-W存储元1aa含有一层编程膜12和一层二极管膜14。编程膜12可以是反熔丝膜，用于3D-OTP；也可以是其它多次编程膜，用于3D-MTP。二极管膜14具有如下的广义特征：在读电压下，其电阻较小；当外加电压小于读电压或者与读电压方向相反时，其电阻较大。二极管膜可以是P-i-N二极管，也可以是金属氧化物（如TiO₂）二极管等。

图2是一种可编程计算单元100的符号。其输入端IN包括输入数据115，输出端OUT包括输出数据135，设置端CFG包括设置信号125。当设置信号125为“写”时，在可编程计算单元100中写入所需基本数学函数的LUT。当设置信号125为“读”时，从可编程计算单元100中读出LUT中的值。

图3是第一种可编程计算单元100的衬底电路0K之布局图。由于3D-W阵列堆叠在衬底电路0K上方，不在衬底中，因此只用虚线表示3D-W阵列在衬底0上的投影。在该实施例中，LUT存储在至少一个3D-W阵列110中。衬底电路0K包括3D-W阵列110的周边电路：其X解码器15、Y解码器（包括读出电路）17以及Z解码器19等。

图4表示一种可编程门阵列400。它含有规则排列的可编程模块400A和可编程模块400B等。每个可编程模块（如400A）含有多个可编程计算单元（如100AA-100AD）和可编程逻辑单元（如200AA-200AD）。在可编程计算单元（如100AA-100AD）和可编程逻辑单元（如200AA-200AD）之间含有可编程信道320、340；在可编程模块400A和可编程模块400B之间，也含有可编程信道310、330、350。可编程信道310-350含有多个可编程连接300。对于熟悉本领域的专业人士来说，除了可编程信道以外，还可以采用门海（sea-of-gates）等设计。

图5表示可重构门阵列400的两个使用周期620和660。第一使用周期620分为两个阶段：设置阶段610和计算阶段630。在设置阶段610，根据用户需要将与第一数学函数相关的第一查找表加载到3D-MTP阵列110中；在计算阶段630，在3D-MTP阵列110中查找相应的LUT来获得第一数学函数的值。类似地，第二使用周期660也含有相同的设置阶段650和计算阶段670。可重构计算特别适合SIMD（单指令多数据流）的数据处理。一旦在设置阶段610将LUT加载到3D-MTP阵列110之后，可以将大量数据送入可编程计算单元100进行处理，并获得较高的处理速度。SIMD的应用例子很多，如图像处理中对多个像素的同样操作或矢量操作，科学计算中使用的大规模平行计算等。此外，可编程门阵列还可以将其可编程计算单元中的计算流水线化，以进一步提高吞吐率。

图6A披露一种可编程连接300能实现的连接库。该可编程连接300与美国专利4,870,302中披露的可编程连接类似。它采用下述连接库的一种连接方式：a）互连线302/304相连，互连线306/308相连，但302/304与306/308不相连；b）互连线302/304/306/308均相连；c）互连线306/308相连，互连线302、304不相连，也不与306/308相连；d）互连线302/304相连，互连线306、306不相连，也不与302/304相连；e）互连线302、304、306、306均不相连。在本说明书中，两条互连线之间的符号“/”表示该两条互连线相连，两条互连线之间的符号“、”表示该两条互连线不相连。

图6B披露一种可编程逻辑单元200能实现的逻辑运算库。其输入A和B为输入数据210、220，输出C为输出数据230。该可编程逻辑单元200与美国专利4,870,302中披露的可编程逻辑单元类似。它可以实现下述逻辑运算库中的至少一种：C=A、A逻辑非、A移位、AND(A,B)、OR(A,B)、NAND(A,B)、NOR(A,B)、XOR(A,B)、算术加A+B、算术减A-B等。可编程逻辑单元200还可以含有寄存器、触发器等时序电路元件，以实习流水线等操作。

图7A是第二种可编程计算单元100的布局图。由于3D-W阵列110不占衬底面积，因此可编程逻辑单元200可以集成在3D-W阵列110下方，并被3D-W阵列110至少部分覆盖。除此之外，还可以将可编程连接也集成到3D-W阵列110下方，并被3D-W阵列110至少部分覆盖。所有这些措施都可以减少可编程门阵列400的芯片面积。

图7B是图4中可编程计算单元100AA-100AD的截面图。为了进一步减少可编程门阵列400的芯片面积，可对3D-W阵列进行三维集成，可编程计算单元100AA中的3D-W阵列110AA（存储第一基本数学函数的LUT A，位于存储层16A）堆叠在衬底电路0K之上（+z方向），可编程计算单元100AB中的3D-W阵列110AB（存储第二基本数学函数的LUT B，位于存储层16B）堆叠在3D-W阵列110AA之上（+z方向），可编程计算单元100AC中的3D-W阵列110AC（存储第三基本数学函数的LUT C，位于存储层16C）堆叠在3D-W阵列110AB之上（+z方向），可编程计算单元100AD中的3D-W阵列110AD（存储第四基本数学函数的LUT D，位于存储层16D）堆叠在3D-W阵列110AC之上（+z方向）。同时，还可将可编程逻辑单元或可编程连接集成在衬底电路0K中，被3D-W阵列110AA-210AD至少部分覆盖。

图8是一种可编程门阵列400的具体实现，它用于实现一复杂数学函数：e=a^.sin(b)+c^.cos(d)。在可编程信道310-350中可编程连接300采用图6A中的表示方式：交叉点有圆点的可编程连接表示交叉线相连，交叉点无圆点的可编程连接表示交叉线不相连，断开的可编程连接表示断开的互连线被分为两个互不相连的互连线段。在该实施例中，可编程计算单元100AA被设置为log()，其计算结果log(a)被送到可编程逻辑单元200AA的第一输入。可编程计算单元100AB被设置为log[sin()]，其计算结果log[sin(b)]被送到可编程逻辑单元200AA的第二输入。可编程逻辑单元200AA被设置为“算术加”，其计算结果log(a)+log[sin(b)]被送到可编程计算单元100BA。可编程计算单元100BA被设置为exp()，其计算结果exp{log(a)+log[sin(b)]}=a^.sin(b)被送到可编程逻辑单元200BA的第一输入。类似地，通过适当的设置，可编程计算单元100AC、100AD、可编程逻辑单元200AC、可编程计算单元100BC的结果c^.cos(d)被送到可编程逻辑单元200BA的第二输入。可编程逻辑单元200BA被设置为“算术加”，a^.sin(b)和c^.cos(d)在此相加，最终结果送到输出e。很明显，通过改变设置，可编程门阵列400还可以实现其它复杂数学函数。

本说明书均以现场编程门阵列（FPGA）为例。在FPGA中，晶圆将完成所有工序（包括所有可编程计算单元、可编程逻辑单元和可编程连接）。在编程现场，可通过设置可编程连接来定义FPGA的功能。上述FPGA的例子可以很容易地推广到传统的可编程门阵列。在传统可编程门阵列中，晶圆仅半完工，即晶圆生产仅完成可编程计算单元和可编程逻辑单元，但未完成可编程连接。当芯片的功能确定后，可编程信道310-350通过后端工艺来定制。

应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims

1.一种可编程计算单元(100)，其特征在于含有：

一含有晶体管的半导体衬底(0)；

堆叠在该半导体衬底(0)上的一三维可写存储器（3D-W）阵列(110)，该3D-W阵列(110)存储一数学函数的至少部分查找表（LUT）；

一设置信号(125)，当该设置信号(125)为“写”时，将一数学函数的值写入该3D-W阵列(110)；当该设置信号(125)为“读”时，从该3D-W阵列(110)中读出该数学函数的值。

2.根据权利要求1所述的可编程计算单元(100)，其特征还在于：该3D-W为三维一次编程存储器（3D-OTP）。

3.根据权利要求1所述的可编程计算单元(100)，其特征还在于：该3D-W为三维多次编程存储器（3D-MTP）。

4.根据权利要求1所述的可编程计算单元(100)，其特征还在于：该3D-MTP为3D-XPoint、3D-RRAM和3D-memristor中的至少一种。

5.一种实现一复杂数学函数的可编程门阵列(400)，其特征在于含有：

一含有至少一可编程计算单元(100)的可编程计算单元阵列(100AA-100AD)，该可编程计算单元(100)含有一三维可写存储器（3D-W）阵列(110)并存储一基本数学函数的至少部分查找表（LUT）；

一含有至少一可编程逻辑单元(200)的可编程逻辑单元阵列(200AA-200AD)，该可编程逻辑单元从一逻辑运算库中选择性地实现一种逻辑运算；

多个将该可编程计算单元阵列和该可编程逻辑单元阵列耦合的可编程连接(300)；

该可编程门阵列(400)通过对该可编程计算单元(100AA-100AD)、该可编程逻辑单元(200AA-200AD)和该可编程连接(300)进行编程以实现该复杂数学函数，该复杂数学函数是所述基本数学函数的一种组合。

6.根据权利要求5所述的可编程门阵列(400)，其特征还在于：该可编程计算单元阵列(100AA-100AD)含有堆叠在一半导体衬底(0)上的第一和第二3D-W阵列(110AA, 110AB)，该第二3D-W阵列(110AB)堆叠在该第一3D-W阵列(110AA)上方。

7.根据权利要求6所述的可编程门阵列(400)，其特征还在于：该第一或第二3D-W阵列(110AA或110AB)堆叠在该可编程逻辑单元(200)上方。

8.根据权利要求7所述的可编程门阵列(400)，其特征还在于：该第一或第二3D-W阵列(110AA或110AB)覆盖至少部分该可编程逻辑单元(200)。

9.根据权利要求6所述的可编程门阵列(400)，其特征还在于：该第一或第二3D-W阵列(110AA或110AB)堆叠在该可编程连接上方(300)。

10.根据权利要求7所述的可编程门阵列(400)，其特征还在于：该第一或第二3D-W阵列(110AA或110AB)覆盖至少部分该可编程连接(300)。