CN104699450A - 一种基于进位保留加法器的基数-16定点除法器 - Google Patents
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Abstract
本发明公开一种基于进位保留加法器的基数-16定点除法器，属于计算机数字技术领域；包括检测-移位模块，商循环产生模块，商转换模块，商/余数调整模块，执行控制模块；本发明的运算处理方法通过检测-移位模块接受数据并进行规整左移；接收规整后的数据，用于循环操作，循环迭代产生冗余数据；接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；再根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；最后实现运算后右移相应位数，结果放入计数器中，记录循环执行次数；本发明产生一位商值的路径延时大大缩短，并且除法器设置相对简单，一次循环运算可以产生四位商值，提高了运行效率。
Description
技术领域
本发明公开一种基数-16定点除法器，属于计算机数字技术领域，具体地说是一种基于进位保留加法器的基数-16定点除法器。
背景技术
在数字信号处理、通讯、图像和视频处理中，经常会涉及处理求商和余数的工作，但在通用CPU、DSP中往往不会专门设置除法器完成上述工作，因为除法运算在一般的程序中所占的比重很小，但在设计上较其他运算部件却要复杂的多，所以通常做法是在其他运算部件，如ALU和乘法器基础上编写指令，实现除法运算的子程序。但是在某些特定的算法中，例如取模运算、数值转换、数据解包算法等，除法运算占有相当的比重，是提升程序性能的关键所在，需要专门设置除法器，然而目前的除法运算主要有两种方式，第一种是设计专门的高速除法运算部件，需要倍数发生器、比较器、加减法器等众多器件，电路相当复杂牺牲芯片面积资源来提高处理速度，一般用于高性能处理器，如因特尔45nm的Penryn处理器；第二种是用现有指令实现相应的除法运算，比如把除法运算转化成减法和移位运算，利用加法器、比较器、移位加法器来完成除法操作。但是该类方法每次移位和减法操作后只能获得一位商值，如果被除数是N位时，需要执行N次运算才能得到商，缺点是运算周期长，性能提升不明显。针对目前的不足，本发明提出一种基于进位保留加法器的基数-16定点除法器，可以应用在数字通讯、图像和视频处理等领域的ASIC集成电路设计中，中间循环迭代过程使用数的冗余形式表示，避免了加减法产生的进位延时，使产生一位商值的路径延时只有一位全加器的时延。该除法器硬件电路实现相对简单，一次循环运算可以产生四位商值，提高了运行效率。
发明内容
本发明针对目前的数字信号处理的除法运算存在的不足和缺陷，提供一种基于进位保留加法器的基数-16定点除法器，利用中间循环迭代过程使用数的冗余形式表示，避免了64位加减法产生的进位延时，使产生一位商值的路径延时只有一位全加器的时延。该除法器硬件电路实现相对简单，一次循环运算可以产生四位商值，提高了运行效率。
本发明提出的具体方案是：
一种基于进位保留加法器的基数-16定点除法器，包括检测-移位模块，商循环产生模块，商转换模块，商/余数调整模块，执行控制模块；
检测-移位模块，接受除数d和被除数，将数据分成每组16位，在运算之前要对除数d和被除数进行规整，即对数据进行检测和向左移位，使得被除数和除数最高有效位对齐，消除不必要的符号位；规整后的除数为d＇；
商循环产生模块，接收通过检测-移位模块规整后的数据，用于循环操作，循环迭代产生冗余数据，一周期执行四次加减法，完成一次迭代后得到部分余数和四位商值；
商转换模块，接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；
商/余数调整模块，接收被除数、除数和余数的符号位，根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；
执行控制模块，负责对商循环产生模块，商转换模块，商/余数调整模块的执行控制，接收检测-移位模块中被除数和除数移动的位数n和m，执行m-n+1逻辑，实现运算后右移相应位数，结果放入计数器中，记录循环执行次数。
所述的检测-移位模块包含符号判断器，取反发生器，求前导1数据选择器，移位器；
符号判断器及取反发生器，用于接收除数与被除数的符号，若判断数据为正，则将数据通过取反发生器，将其变成负数进行运算；
求前导1数据选择器，接收除数与被除数经过符号判断器取反后的数据，然后进行选择操作，得到操作数的前导“1”个数并用变量表示；
移位器，用于接收数据选择器输出的“1”的个数变量，即是操作数需要左移的位数。
所述的商循环产生模块包含普通加法器，商选择电路，除数选择电路，进位保留加法器，移位器；
普通加法器，用于接收被除数和除数，进行求和操作并输出结果，初始的被除数值为规整后的被除数，初始的除数值为全零；
商选择电路，用于接收加法器输出的数据，通过RNS除法器算法商选择规则，对商进行选择操作，并输出商值q（-1，0，1）；
除数选择器，用于接收商选择电路输出的q值，根据商值选择除数为d＇或 -d＇并输出；
进位保留加法器，用于接收被除数和除数，还有除数选择器所选择的除数，相加后产生新的被除数和除数；其中初始的被除数为规整后的被除数，初始的除数为全零；
移位器，用于接收进位保留加法器所输出的被除数和除数，进行左移操作。
所述的商转换模块包含数据选择器，商实时转换电路，商的部分选择电路，商值寄存器q_switch_M和q_switch_N；
数据选择器，通过接收检测-移位模块输出的转换有效信号，选择商值初始值或者商值寄存器q_switch_M和q_switch_N保存的值；
商实时转换电路，用于接收数据选择器输出的值，通过RNS算法的实时转换规则，将冗余形式的商转换成标准二进制补码形式；
商的部分选择电路，通过接收执行控制模块输出的控制信号，按照RNS算法的商选择规则进行选择；
商值寄存器q_switch_M和q_switch_N用于保存商选择逻辑产生的值，作为下一次迭代操作的输入数据。
所述的商/余数调整模块，如果余数与被除数异号，通过加上或减去规整后除数d＇使它们变为同号，否则直接输出；如果余数调整周期中将余数加上d＇，商减去1；如果余数调整周期中将余数减去d＇，商加1；如果余数没有调整，商不调整，所得结果就是最终商值。
一种基于进位保留加法器的基数-16定点除法器的运算处理方法，具体步骤为：
①接受除数d和被除数，将数据分成每组16位，在运算之前要对除数d和被除数进行规整，即对数据进行检测和向左移位，使得被除数和除数最高有效位对齐，消除不必要的符号位；规整后的除数为d＇；
②接收通过检测-移位模块规整后的数据，用于循环操作，循环迭代产生冗余数据，一周期执行四次加减法，完成一次迭代后得到部分余数和四位商值；
③接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；
④接收被除数、除数和余数的符号位，根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；
⑤接收检测-移位模块中被除数和除数移动的位数n和m，执行m-n+1逻辑，实现运算后右移相应位数，结果放入计数器中，记录循环执行次数。
所述的步骤①中接受除数和被除数，将数据每组16位，对数据分两级检测，第一级是16位组内检测，计算从最高位开始有几个连续“1”或者“0”，每组产生四位输出用m表示，并检测连续“1”的个数；第二级是组间检测，检测每组数据是否全为“1”，每组一个输出，共4个输出；两级检测并行执行，然后再计算出整个数据前导“1”的个数，所得就是操作数需要左移的位数。
所述的步骤②中采用进位保留加法器，一个执行周期中串行四个进位保留加法器，迭代完成后保存结果；商取值逻辑实现有四位，三位bit2 、bit、bit0和规整后除数d＇，通过这四位确定商值：当d＇>0时，如果三位都为“1”，商取值就是0；当只有bit2为1，商取值是-1；其余情况，商取值是1；当d＇<0时，高三位都为1，商取值是0；bit2为1，商取值是1；其余情况，商取值是-1。
所述的步骤④中余数与被除数的同号调整为：余数与被除数异号，加上或减去除数d使它们变为同号，否则直接输出；选择余数是加上除数d或者减去除数d还是保持不变；如果余数在调整周期中加上了d，商减去1；反之，商加上1；如果余数保持不变，商不调整，所得结果就是最终商值。
本发明的有益之处是：本发明通过一次迭代过程可以产生四位商值，即将中间运算用冗余形式的进位保留格式数据进行计算，消除了加减法中进位链产生的延时，提高了除法器运行频率。
附图说明
图1基于进位保留加法器的基数-16定点除法器流水站示意图；
图2基于进位保留加法器的基数-16定点除法器执行流程图；
图3检测-移位模块组内检测电路实现示意图；
图4检测-移位模块组间检测电路实现示意图；
图5商和部分余数产生逻辑结构示意图；
图6商取值逻辑电路示意图；
图7商实时转换逻辑结构示意图；
图8余数调整逻辑结构示意图；
图9商调整逻辑结构示意图。
具体实施方式
以64位数据为例：
一种基于进位保留加法器的基数-16定点除法器，包括检测-移位模块，商循环产生模块，商转换模块，商/余数调整模块，执行控制模块；
检测-移位模块，接受除数d和被除数，将64位数据分成4组，每组16位，在运算之前要对除数d和被除数进行规整，即对数据进行检测和向左移位，使得被除数和除数最高有效位对齐，消除不必要的符号位；规整后的除数为d＇；
检测-移位模块包含符号判断器，取反发生器，求前导1数据选择器，移位器；
符号判断器及取反发生器，用于接收除数与被除数的符号，若判断数据为正，则将数据通过取反发生器，将其变成负数进行运算；
求前导1数据选择器，接收除数与被除数经过符号判断器取反后的数据，然后进行选择操作，得到操作数的前导“1”个数并用变量表示；
移位器，用于接收数据选择器输出的“1”的个数变量，即是操作数需要左移的位数。
商循环产生模块，接收通过检测-移位模块规整后的数据，用于循环操作，循环迭代产生冗余数据，一周期执行四次加减法，完成一次迭代后得到部分余数和四位商值；
商循环产生模块包含普通加法器，商选择电路，除数选择电路，进位保留加法器，移位器；
普通加法器，用于接收被除数和除数，进行求和操作并输出结果，初始的被除数值为规整后的被除数，初始的除数值为全零；
商选择电路，用于接收加法器输出的数据，通过RNS除法器算法商选择规则，对商进行选择操作，并输出商值q（-1，0，1）；
除数选择器，用于接收商选择电路输出的q值，根据商值选择除数为d＇或 -d＇并输出；
进位保留加法器，用于接收被除数和除数，还有除数选择器所选择的除数，相加后产生新的被除数和除数；其中初始的被除数为规整后的被除数，初始的除数为全零；
移位器，用于接收进位保留加法器所输出的被除数和除数，进行左移操作。与检测-移位模块可以共用移位器。
商转换模块，接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；
商转换模块包含数据选择器，商实时转换电路，商的部分选择电路，商值寄存器q_switch_M和q_switch_N；
数据选择器，通过接收检测-移位模块输出的转换有效信号，选择商值初始值或者商值寄存器q_switch_M和q_switch_N保存的值；
商实时转换电路，用于接收数据选择器输出的值，通过RNS算法的实时转换规则，将冗余形式的商转换成标准二进制补码形式；
商的部分选择电路，通过接收执行控制模块输出的控制信号，按照RNS算法的商选择规则进行选择；
商值寄存器q_switch_M和q_switch_N用于保存商选择逻辑产生的值，作为下一次迭代操作的输入数据。
商/余数调整模块，接收被除数、除数和余数的符号位，根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；
商/余数调整模块，如果余数与被除数异号，通过加上或减去规整后除数d＇使它们变为同号，否则直接输出；如果余数调整周期中将余数加上d＇，商减去1；如果余数调整周期中将余数减去d＇，商加1；如果余数没有调整，商不调整，所得结果就是最终商值。
执行控制模块，负责对商循环产生模块，商转换模块，商/余数调整模块的执行控制，接收检测-移位模块中被除数和除数移动的位数n和m，执行m-n+1逻辑，实现运算后右移相应位数，结果放入计数器中，记录循环执行次数。
利用上述除法器，结合附图对其运算处理方法进一步说明：
如图1所示，第一站被除数规整；第二站除数规整；第三站商和部分余数产生逻辑；第四站商/余数数据格式转换；第五站商调整/余数移位；第六站余数调整。
执行步骤流程如图2所示，首先通过检测-移位模块，判断被除数和除数的符号位，若输入的数据为正，则各位取反，若为负数则保持不变，然后对数据进行规整化操作；进入商循环产生模块，将规整后的被除数s以及进位c的高三位相加，根据相加结果和商取值规则选取商值，商选好后按照商余数取值规则求部分余数，开始进入循环求商操作；通过商转换模块将冗余形式表示的商转化成二进制补码形式；最后通过商调整模块和余数调整模块输出商值和余数。
如图3和图4所示，检测-移位过程分两级完成，将64位数据分成4组，每组16位。第一级是16位组内检测，计算从最高位开始有几位连续“1”用m[3:0]表示，产生四组输出，其中data[15:0]组的检测电路如图3所示，大概有5级二选一逻辑的延时。第二级是组间检测，检测每组数据是否全“1”，每组一个输出共4个输出，其中data[15:0]组的全“1”检测电路如图4所示，然后用这两组检测结果计算出整个64位数据前导“1”的个数并用amount[6:0]表示，amount[6:0]就是操作数需要左移的位数。计算前导“1”个数的方法是：依次判断每组是否为全“1”，首先第一组data[63:48]若不是全“1”则amount[6:0]={3’b000，m_3[3:0]}，其中m_3是组内检测逻辑data[63:48]组的输出，否则接着判断第二组data[47:32]，依次类推。检测到第二组时的结果是amount[6:0]={3’b001，m_2[3:0]}，第三组是amount[6:0]={3’b010，m_1[3:0]}，第四组是amount[6:0]={3’b011，m_0[3:0]}。
逻辑结构如图5所示，商和部分余数产生时一次部分余数的基本过程：其中w表示余数，q为商值。当2·w[j]确定后，将它的s与c高三位相加，根据得到的结果和商取值规则求出商值，然后根据公式w[j-1]=2·w[j]-q[j-1]·d＇计算下一轮部分余数。取商值和计算下一轮部分余数是并行执行的，一个执行周期串行四次这样的中间运算，就构成了基数-16 RNS除法器的核心部分——商和部分余数产生逻辑。
首先接收规整后的数据，当2·w[j]确定以后，将它的进位部分2c与和部分2s的高三位相加，根据得到的结果和商取值规则求出商值：当2·w[j]＇= -3/2即“10.1”时，2·w[j]一定在[-3/2，0）范围内，若d＇>0则q = -1反之q = 1；当2·w[j]＇= -1即“11.0”时，2·w[j]一定在[-1，0）范围内，若d＇>0则q = -1反之q = 1；当2·w[j]＇= -1/2即“11.1”时，2·w[j]一定在[-1/2，1/2）范围内，此时取q = 0。同样当结果为“00.0”、“00.1”、“01.0”时，若d＇>0则q = 1反之q = -1。通过公式w[j-1]= 2·w[j] -q[j-1]·d＇计算下一轮部分余数。一个周期执行四次这样中间运算操作，这样就需要在一个周期内增加四组3-2保留进位加法器。
如图6所示，商选择需要根据最高位和d＇的符号来确定商值。根据RNS算法商取值规则：如果三位都为“1”，商值就取0，由于不会出现“011”情况，所以只需要判断后两位即可。除去取0的情况后，当d＇>0时，如果最高位为“1”商取值就是-1；如果最高位为“0”，商取值就是1；当d＇<0时，商取值情况同大于零时相反，如果最高位为“1”商取值就是1；为“0”，商取值就是-1，这样只需要根据最高位和d＇的符号就可以确定商值。本发明中对硬件结构进行了优化：输入信号为s与c高三位相加的结果（bit2、bit1、bit0）和d＇符号位，输出信号是q0和q1。q0为真时表示商值为0，优先级比q1高；q0为“0”，q1为真时表示商值为1；否则商值为-1。
商实时转换逻辑是将q{-1，0，1}的冗余形式转换成标准的二进制补码形式。
设第j轮迭代产生的商是q[j]，在这之前产生的商值加权求和结果是M[j-1]，转换公式是：M[j]= M[j-1]+q[j]·2-j。该方法中，为M[j]保存一个副本N[j]，N[j]总是在最低位上比M[j]少1，这样就可以避免因减法而产生的借位操作。M[j]和N[j]的初始值如下：
当j>1时，Mj和Nj的取值规则如下：
结合如图7，转换开始阶段商值全部用符号位填充，当转换有效信号为真时开始转换，循环过程中数据是从商值寄存器q_switch_M和q_switch_N过来。由于商的位数不一定是4的倍数，所以在最后还需要对商进行部分选取。count[2:0]和fsm_zero信号是执行控制模块输出的控制信号，当控制模块中计数器值为0时fsm_zero为真，此时依据count[2:0]值对商进行部分选取。当count [2:0]=2’b11，最后的商值为M_1[64:0]；若count [2:0]=2’b10，商值为M_2[64:0]；若count [2:0]=2’b01，商值为M_3[64:0]；若count [2:0]=2’b00，商值为q_switch_M[64:0]。
因为余数要与被除数同号，所以最后需要对余数的结果进行调整，使二者的符号一致。处理过程如下：如果余数与被除数异号，通过加/减d使他们变成同号，结果就是余数；如果同号则直接输出，其中w0[65:0]是余数经过形式转换后的结果。具体情况如表1所示，电路结构如图8所示。
表1 余数结果调整
商调整电路如图9所示如果余数在调整周期中加上d，商就需要减去1；反之如果减去d，商就需要加上1；如果没有对余数进行处理，商也不作处理，所得结果就是最终商值。
除本发明提出的技术方案外的技术特征，均属于所属领域的技术人员所公知的技术。不再详细说明。
Claims (9)
1.一种基于进位保留加法器的基数-16定点除法器，其特征是包括检测-移位模块，商循环产生模块，商转换模块，商/余数调整模块，执行控制模块；
检测-移位模块，接受除数d和被除数，将数据分成每组16位，在运算之前要对除数d和被除数进行规整，即对数据进行检测和向左移位，使得被除数和除数最高有效位对齐，消除不必要的符号位；规整后的除数为d＇；
商循环产生模块，接收通过检测-移位模块规整后的数据，用于循环操作，循环迭代产生冗余数据，一周期执行四次加减法，完成一次迭代后得到部分余数和四位商值；
商转换模块，接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；
商/余数调整模块，接收被除数、除数和余数的符号位，根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；
执行控制模块，负责对商循环产生模块，商转换模块，商/余数调整模块的执行控制，接收检测-移位模块中被除数和除数移动的位数n和m，执行m-n+1逻辑，实现运算后右移相应位数，结果放入计数器中，记录循环执行次数。
2.根据权利要求1所述的一种基于进位保留加法器的基数-16定点除法器，其特征是所述的检测-移位模块包含符号判断器，取反发生器，求前导1数据选择器，移位器；
符号判断器及取反发生器，用于接收除数与被除数的符号，若判断数据为正，则将数据通过取反发生器，将其变成负数进行运算；
求前导1数据选择器，接收除数与被除数经过符号判断器取反后的数据，然后进行选择操作，得到操作数的前导“1”个数并用变量表示；
移位器，用于接收数据选择器输出的“1”的个数变量，即是操作数需要左移的位数。
3.根据权利要求1或2所述的一种基于进位保留加法器的基数-16定点除法器，其特征是所述的商循环产生模块包含普通加法器，商选择电路，除数选择电路，进位保留加法器，移位器；
普通加法器，用于接收被除数和除数，进行求和操作并输出结果，初始的被除数值为规整后的被除数，初始的除数值为全零；
商选择电路，用于接收加法器输出的数据，通过RNS除法器算法商选择规则，对商进行选择操作，并输出商值q（-1，0，1）；
除数选择器，用于接收商选择电路输出的q值，根据商值选择除数为d＇或 -d＇并输出；
进位保留加法器，用于接收被除数和除数，还有除数选择器所选择的除数，相加后产生新的被除数和除数；其中初始的被除数为规整后的被除数，初始的除数为全零；
移位器，用于接收进位保留加法器所输出的被除数和除数，进行左移操作。
4.根据权利要求3所述的一种基于进位保留加法器的基数-16定点除法器，其特征是所述的商转换模块包含数据选择器，商实时转换电路，商的部分选择电路，商值寄存器q_switch_M和q_switch_N；
数据选择器，通过接收检测-移位模块输出的转换有效信号，选择商值初始值或者商值寄存器q_switch_M和q_switch_N保存的值；
商实时转换电路，用于接收数据选择器输出的值，通过RNS算法的实时转换规则，将冗余形式的商转换成标准二进制补码形式；
商的部分选择电路，通过接收执行控制模块输出的控制信号，按照RNS算法的商选择规则进行选择；
商值寄存器q_switch_M和q_switch_N用于保存商选择逻辑产生的值，作为下一次迭代操作的输入数据。
5.根据权利要求1-4任一项所述的一种基于进位保留加法器的基数-16定点除法器，其特征是所述的商/余数调整模块，如果余数与被除数异号，通过加上或减去规整后除数d＇使它们变为同号，否则直接输出；如果余数调整周期中将余数加上d＇，商减去1；如果余数调整周期中将余数减去d＇，商加1；如果余数没有调整，商不调整，所得结果就是最终商值。
6.一种基于进位保留加法器的基数-16定点除法器的运算处理方法，其特征是具体步骤为：
①接受除数d和被除数，将数据分成每组16位，在运算之前要对除数d和被除数进行规整，即对数据进行检测和向左移位，使得被除数和除数最高有效位对齐，消除不必要的符号位；规整后的除数为d＇；
②接收通过检测-移位模块规整后的数据，用于循环操作，循环迭代产生冗余数据，一周期执行四次加减法，完成一次迭代后得到部分余数和四位商值；
③接收商循环产生模块所产生的冗余形式商值，采用进位保留格式转换成标准二进制补码形式；
④接收被除数、除数和余数的符号位，根据RNS算法对商结果和余数结果进行符号的同号调整，并调整商；
⑤接收检测-移位模块中被除数和除数移动的位数n和m，执行m-n+1逻辑，实现运算后右移相应位数，结果放入计数器中，记录循环执行次数。
7.根据权利要求6所述的一种基于进位保留加法器的基数-16定点除法器的运算处理方法，其特征是所述的步骤①中接受除数和被除数，将数据每组16位，对数据分两级检测，第一级是16位组内检测，计算从最高位开始有几个连续“1”或者“0”，每组产生四位输出用m表示，并检测连续“1”的个数；第二级是组间检测，检测每组数据是否全为“1”，每组一个输出，共4个输出；两级检测并行执行，然后再计算出整个数据前导“1”的个数，所得就是操作数需要左移的位数。
8.根据权利要求7所述的一种基于进位保留加法器的基数-16定点除法器的运算处理方法，其特征是所述的步骤②中采用进位保留加法器，一个执行周期中串行四个进位保留加法器，迭代完成后保存结果；商取值逻辑实现有四位，三位bit2 、bit、bit0和规整后除数d＇，通过这四位确定商值：当d＇>0时，如果三位都为“1”，商取值就是0；当只有bit2为1，商取值是-1；其余情况，商取值是1；当d＇<0时，高三位都为1，商取值是0；bit2为1，商取值是1；其余情况，商取值是-1。
9.根据权利要求8所述的一种基于进位保留加法器的基数-16定点除法器的运算处理方法，其特征是所述的步骤④中余数与被除数的同号调整为：余数与被除数异号，加上或减去除数d使它们变为同号，否则直接输出；选择余数是加上除数d或者减去除数d还是保持不变；如果余数在调整周期中加上了d，商减去1；反之，商加上1；如果余数保持不变，商不调整，所得结果就是最终商值。
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| PB01 | Publication | ||
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| WD01 | Invention patent application deemed withdrawn after publication |
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