CN101256217B - 一种高监控覆盖率片上系统调试平台 - Google Patents

Abstract

本发明属于集成电路设计技术领域，具体为一种高监控覆盖率的片上系统调试平台。该调试平台的硬件构架包括调试核心、时钟控制模块，断点控制模块和微处理器等，其中调试核心由测试交互端口状态、寄存器组和输出选择组成。微处理器由微处理核心和串行长扫描链组成。对于寄存器监控调试，采用长扫描链的方法，优化并兼顾了面积、周期耗费和测试率等关键性能；对于调试命令切换，构造了保护映像寄存器(PMREG)，在耗费面积小的前提下保证了系统稳定性。本发明具有高监控覆盖率、高稳定性、短响应时间等特点，广泛适用于多种微处理器系统和微控制器系统的调试与监控。

Description

一种高监控覆盖率片上系统调试平台

技术领域

本发明属于集成电路设计技术领域，具体涉及一种应用于片上系统(SOC)的调试监控平台。

背景技术

随着集成电路制造工艺的飞速发展，片上系统(SOC)的总体发展趋势是功能越来越强大。作为片上系统的核心，微处理器芯片从设计到生产过程中都可能产生一些缺陷，对其进行测试和调试是必不可少的，可测性设计(DFT)策略越来越广泛应用于集成电路设计中。IEEE 1149.1标准【1】推荐的边界扫描(Boundary Scan)标准是一种有效并被广泛采用的可测性设计(DFT)策略，它初始定位于印刷电路板(PCB)的测试，经扩展后它可以通过片上系统、控制电路逻辑、软件接口三者之间的协同控制实现系统级的调试和诊断【2】。以边界扫描为基础实现片上系统调试功能的多样性和全面性远远超过传统的调试方法如上电驻留程序自检测。

可见，目前片上系统调试方法的应用前景广泛，而从集成电路测试和芯片成本造价等方面上看，提供高监视覆盖率，高稳定性，短响应时间，低额外面积的测试平台意义更加深远。因此，SOC调试方法问题得到了广泛的研究。

发明内容

本发明的目的在于提供了一种监视覆盖高、响应时间短、额外面积小的SOC调试平台。

本发明提出的平台实现主要面向基于精简指令集结构(RISC)的处理器的嵌入式系统【3】【4】。对于调试最核心的寄存器链扫描，采用串接长链、同时扫描入和扫描出、不断动态更新的办法进行优化和改进；对于调试指令切换这样的稳定性关键问题，构造保护映像寄存器(PMREG，图1的156)，以最小的硬件耗费来实现。

调试平台硬件结构如下：

平台输入输出信号包括是测试时钟输入(TCK)、测试模式选择(TMS)、测试数据输入(TDI)、测试数据输出(TDO)、微处理器工作时钟(MPCK)和拓展的测试复位输入信号(EJTAG_RST_i)。平台组成部分包括调试核心(DEBUG_CORE)1、断点控制模块(BPCU)2、时钟控制模块(CLKCU)3和微处理器4。图1是调试平台的结构图。

调试核心(DEBUG_CORE)1由测试交互端口状态机(TAPFSM)11，寄存器组，输出选择16，17三大部分组成。测试交互端口状态机(TAPFSM)11是一个重要模块，它使用并扩展了IEEE1149.1的标准状态机(图2)。客户端发送的测试模式选择(TMS)，测试数据输入(TDI)数据流在测试时钟输入(TCK)驱动下经过状态机11指令译码，输出调试核心状态与调试指令给其他子模块(如旁路寄存器12、通用数据寄存器13。指令寄存器14、特殊寄存器15等)。寄存器组模块由旁路寄存器12、通用数据寄存器13、指令寄存器14和可扩展的特殊寄存器15组合构成。其中，特殊寄存器15包括断点寄存器155、保护镜像寄存器(PMREG)156、标识寄存器151、短扫描链数据152、短扫描链数据153和边界扫描寄存器154。旁路寄存器12、通用数据寄存器13、指令寄存器14的输入端接测试数据输入(TDI)，输出端接输出选择17，特殊寄存器15的输入端接TDI，输出端接特殊寄存器选择输出16，然后连到输出选择17，输出选择16和输出选择17是输出选择逻辑，根据状态机11状态和各寄存器值，控制及锁存后输出到测试数据输出TDO。调试核心与长扫描链优化结构与方法、调试命令切换方面优化结构与方法密切相关，这两方面细节描述在下文。

断点控制单元(BPCU)2由断点存储器(BP Module)21、断点比较逻辑(BPCP)24、断点序列逻辑(BPORDER)22分别和多路选择23连接组成。当前指令为断点相关时，测试交互端口状态机(TAPFSM)11状态进入到串行扫描，然后接收测试数据输入(TDI)串行移入的断点数据，根据断点序列逻辑(BPORDER)22的选择信息，经过多路选择23后，动态更新断点存储器21。当微处理器运行时，断点比较逻辑(BPCP)24判断是否有当前某个有效断点与程序计数器值相等。

时钟控制模块(CLKCU)3是调试系统的时钟控制器，它处理输入的调试指令，输出不同的时钟，实现微处理器4状态切换。它由计数器31、脉冲产生模块32、多路选择器33组成。测试时钟输入(TCK)、微处理器工作时钟(MPCK)经过同步和锁存，分别作为输入信号进入时钟控制模块3内部，时间控制模块3对它们选择和控制，分别产生时钟控制模块(CLKCU)3可能的输出项：测试时钟输入(TCK)直接对应扫描时钟、微处理器工作时钟(MPCK)直接对应微处理器4正常运行时工作时钟，计数器31在单步请求控制下发送脉冲一个TCK周期方波)32，对应单步时钟，恒定高电平对应微处理器4无触发时钟。选择信号控制输出多路选择器33，决定上述哪种时钟源最终输出到微处理器4。

微处理器4是平台主要被监控的对象，它由微处理器核心和串行长扫描链组成。微处理器核心可以是各种应用的单片机、精简指令集(RISC)处理器，等等。长扫描链将所有待监控寄存器单元串联，它的第一和最后一个单元分别被称为长扫描链头和长扫描链尾。本平台同时支持多条短链和长链。在当前调试命令为多条短链扫描时，调试核心1通过短扫描链数据寄存器152、短扫描链地址寄存器153直接与微处理器4快速交互；在命令为长链测试扫描时，通过特殊寄存器输出选择16和输出选择17逻辑和微处理器4传输数据。本调试平台中，微处理器4与其他模块交互的直接接口是扫描链，扫描链可以通过一些工具自动生成，如Synopsys公司的DFT Compiler工具。

长扫描链优化结构与方法与调试核心1密切相关，可提高寄存器调试方面的效率。将长链的输入和输出端口分别设置为长扫描链头(long_scan_begin)与长扫描链尾(long_scan_end)。在扫描第一个测试时钟输入TCK周期，将数据0扫入长扫描链头，同时从长扫描链尾获得链最后一个寄存器值，捕获到软件。从下面一周期开始，如果不需要对此寄存器改变，则把刚获得的寄存器值驱动到长扫描链头的输入端经测试时钟输入TCK驱动入链；如果需要对此寄存器改变，则把新设定的寄存器值发送到长扫描链头......如此不断运行。如果寄存器链上串连K个单元，则经过K+1时钟周期，扫描链监视和设置会恰好完成。而在第K+1时钟周期，长扫描链尾的输出端扫出第一拍扫入的0，软件不捕获。以上过程见图3。若只使用短链【5】【6】，无法检测所有内部寄存器值，监视覆盖率低。若使用传统长链，长链扫描需要的运行周期都比较多。本平台把链扫描周期从2K个优化为K+1个，对应的面积也只是最必要的硬件耗费。对于不修改寄存器值的情况，此时处理器状态完全和扫出前完全一致，可以继续调试或运行，保证了系统稳定。

调试命令切换优化结构与方法与调试核心1密切相关，以很小的硬件代价确保调试平台稳定性。硬件上，特殊寄存器15中的保护映像寄存器(PMREG)156是它的核心。执行新调试命令开始的时钟上升沿，将一些内核寄存器(如pc)复制到保护映像寄存器156；执行过程中保护映像寄存器156锁存；在调试指令结束前几拍，被保护的寄存器从保护映像寄存器156中复制回对应值(图4)。整个过程中，大部分时间测试交互端口状态机11处于IEEE 1149.1标准的移动数据链shift-DR状态。此期间内的内核寄存器值可能变化，但指令寄存器14获得调试命令的前几个周期和调试命令的末几个周期内，状态机11在IEEE1149.1标准的更新数据链Update_DR、选择数据链select_DR等状态，此期间内的内核寄存器处于稳定和安全的状态，保护映像寄存器的读写都在此期间内完成。很多平台为大量核心寄存器构造缓冲级来保证系统稳定【7】，这将耗费大量硬件。本调试平台的保护映像寄存器数量少且硬件耗费小，但足以保证非侵入设计，保证系统稳定性。值得注意的是，调试命令切换需要遵循一定的规则，如图5：调试系统有编辑代码、运行、调试、单步、扫描链、长扫描链、设置断点、清除断点、恢复断点、停止断点等状态。这些状态有状态转换的规则，用图上的箭头指向关系表示。例如在编辑代码状态，有运行和调试两个状态可以转换；在调试状态，有编辑代码、运行、扫描链、长扫描链、单步、停止断点、恢复断点、设置断点、清除断点等多个状态可以转换。不在图5箭头转换关系内的状态转换是禁止的。

附图说明

图1为调试系统架构框图。

图2为测试交互端口状态机的状态转换图。从图左上角的测试逻辑复位Test-Logic-Reset到右下角的更新数据链Update-DR，共有16个状态，都是IEEE 1149.1标准定义的。

图3为长扫描链优化法示意图。

图4为命令切换优化示意图。

图5为调试命令图，其中箭头表示指令转换空间示意图。该命令集可根据系统配置自由修改与扩充。

图中标号：1为调试核心，2为断点控制单元(BPCU)，3为时钟控制单元(CLKCU)，4为微处理器或微控制器；11为测试交互端口状态机(TAPFSM)，12为旁路寄存器，13为通用数据寄存器，14为指令寄存器，15为特殊寄存器，16为特殊寄存器输出选择，17为输出选择，21为断点控制单元中的断点存储器，22为断点序列单元，23为断点控制单元中的多路选择，24为断点比较逻辑，31为计数器，32为脉冲产生，33为时钟控制单元中的多路选择；151为标识寄存器，152为短扫描链数据寄存器，153为短扫描链地址寄存器，154为边界扫描寄存器，155为断点寄存器，156为保护映像寄存器。

具体实施方式

下面将结合附图进一步描述本发明。

在工作时，首先根据片上系统的特点和图5的调试命令空间图制定明确的调试命令顺序。例如某次调试命令顺序是编辑代码—调试—设置断点—调试—运行—调试—单步—单步—长扫描链—调试—运行—(运行结束)。对上述顺序中的每个调试命令，分别对应分解出详细的测试时钟输入(TCK)、测试模式选择(TMS)、测试数据输入(TDI)的序列。这样整个调试命令序列就是组合在一起的长序列。

将调试命令分解成测试时钟输入(TCK)、测试模式选择(TMS)、测试数据输入(TDI)序列，需要遵循一定的规则。平台使用图1的架构，应用并扩展了IEEE 1149.1的测试交互端口状态机(图2)。在测试时钟输入序列作为时钟的驱动下，根据测试模式选择序列值，在测试交互端口状态机中状态转换。当状态进入移动数据链shift-DR和移动指令链shift-IR时，测试数据输入序列值进入平台内部并更新一些寄存器的值，如旁路寄存器12、断点寄存器155、指令寄存器14，等等。当状态进入更新数据链Update-DR，更新指令链Update-IR等状态时，这些寄存器值被锁存。这些寄存器有的是平台的控制信号，有的是平台的数据信号，将控制输出选择逻辑，将不同的值输出到微处理器内部或者测试数据输出(TDO)信号。如果是输出到微处理器内部，将执行长扫描链指令，监控或修改微处理器内部值；如果是输出到测试数据输出信号，将作为平台输出，提供给平台操作者，及时反馈平台状态信息。该测试数据输出信号将可以被带图形界面的软件捕获，更方便的与操作者进行交互。

当一个调试命令的测试时钟输入(TCK)、测试模式选择(TMS)、测试数据输入(TDI)序列执行完毕后，需要切换到下一个调试命令。调试平台有些核心寄存器，需要在调试过程或者调试命令切换过程中保护。根据命令切换优化法，在新的调试命令执行到状态机11的捕获数据链Capture-DR，捕获指令链Capture-IR之前时，将这些寄存器值存入保护镜像寄存器(PMREG)156。当调试命令执行到将近结束的序列(如状态机位于最后一个退出数据链方式2 Exit2-DR或者更新数据链Update-DR，等等)时，将这些寄存器值从保护镜像寄存器PMREG(156)复制回，结束该调试命令，此后将安全进入下一个调试命令。

对于长链扫描这样特殊的调试命令，可以作额外的优化。随时捕获长扫描链尾端口的输出，不妨设为Out₁，Out₂，…Out_K，其中下标分别表示在第几个测试时钟输入(TCK)的有效周期内。在第i个时钟有效时钟周期，如果不需要更新扫描链上的值，都把上个(也就是第i-1个)时钟从长扫描链尾输出的寄存器值Out_i-1驱动到长扫描链头的输入端；如果需要对此寄存器改变，则把新设定的寄存器值驱动到长扫描链头的输入端......如此不断运行。i＝1时是一种特殊情况，因为没有Out₀值。但由于Out₀对处理器没有实际意义，不妨设置Out₀＝0，同时软件不捕获此值。

本平台包含了可以覆盖所有内核寄存器的长链扫描，所以监控覆盖率非常高。同时采用一些优化方法使系统性能更加优秀，耗费更小。本平台已经经过多个实例验证，具有价值。

最后所应说明的是：以上所提的架构以及优化方法是用以说明而非限制本发明的技术方案。尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解：对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，其均应涵盖在本发明的权利要求范围当中。

参考文献：

【1】.Test Technology Standards Committee of the IEEE Computer Society.IEEE Standard1149.1，IEEE Standard Test Access Port and Boundry Scan Architecture，2001

【2】李文，王恒才，唐志敏，一种CPU芯片硬件验证调试平台的设计与实现，计算机研究与发展，2003；40(6)：884～888

【3】.MIPS EJTAG Specification version-2.60 MIPS technology，Inc.2001

【4】ARM7DMI Technical Reference Manual，ARM DDI 0210A

【5】.Zhang Wei，Li Zhaolin，Zhang Chuang，etc.An on-chip Debug System Based on Jtag forembedded Microprocessors Computer Engineering and applications.2004 Vol.40 No.12Page(s)：1pp

【6】.Lyer，P.；Jain，S.；Casper，B.；Howard，J.；5th International Conference on EmbeddedSystems and Design.，19th International Conference on VLSI Design 3-7 Jan.2006 Page(s)：4pp.

【7】.De la Torre，E.；Garcia，M.；Riesgo，T.；Torrpja，Y.；Uceda，J.Noninstrusive debuggingusing the JTAG interface of FPGA-based prototypes，industrial electronics，666-671(2002)

Claims (1)

1.一种高监控覆盖率片上系统调试平台，其特征在于其硬件组成包括调试核心(1)、断点控制模块(2)、时钟控制模块(3)和微处理器(4)；其中：

调试核心(1)由测试交互端口状态机(11)、寄存器组模块、第一和第二输出选择(16，17)三大部分组成；客户端发送的测试模式选择(TMS)信号和测试数据输入(TDI)信号两者数据流在测试时钟输入(TCK)驱动下经过测试交互端口状态机(11)指令译码，输出调试核心状态与调试指令给其他子模块；寄存器组模块由旁路寄存器(12)、通用数据寄存器(13)、指令寄存器(14)和可扩展的特殊寄存器(15)组合构成；其中，特殊寄存器(15)包括断点寄存器(155)、保护镜像寄存器(156)、标识寄存器(151)、短扫描链数据寄存器(152)、短扫描链地址寄存器(153)和边界扫描寄存器(154)；旁路寄存器(12)、通用数据寄存器(13)、指令寄存器(14)的输入端接为测试数据输入，输出端接第二输出选择(17)，特殊寄存器(15)的输入端接测试数据输入，输出端接特殊寄存器的第一输出选择(16)，然后连到第二输出选择(17)，第一输出选择(16)和第二输出选择(17)是输出选择逻辑，根据测试交互端口状态机(11)状态和各寄存器值，控制及锁存后输出到测试数据输出；

断点控制模块(2)由断点存储器(21)、断点比较逻辑(24)、断点序列逻辑(22)分别和多路选择(23)连接组成；当前指令为断点相关时，测试交互端口状态机(11)状态进入到串行扫描，然后接收测试数据输入串行移入的断点数据，根据断点序列逻辑(22)的选择信息，经过多路选择(23)后，动态更新断点存储器(21)；当微处理器(4)运行时，断点比较逻辑(24)判断是否有当前某个有效断点与程序计数器值相等；

时钟控制模块(3)是调试系统的时钟控制器，它处理输入的调试指令，输出不同的时钟，实现微处理器(4)状态切换，它由计数器(31)、脉冲产生模块(32)、多路选择器(33)组成；测试时钟输入、微处理器工作时钟经过同步和锁存，分别作为输入信号进入时钟控制模块(3)内部，时钟控制模块(3)对它们选择和控制，分别产生时钟控制模块(3)可能的输出项：测试时钟输入直接对应扫描时钟，微处理器工作时钟直接对应微处理器(4)正常运行时工作时钟，计数器(31)在单步请求控制下由脉冲产生模块(32)，对应单步时钟，恒定高电平对应微处理器(4)无触发时钟；选择信号控制输出多路选择器(33)，决定上述哪种时钟源最终输出到微处理器(4)；微处理器(4)是平台主要被监控的对象，它由微处理器核心和串行长扫描链组成；微处理器核心是各种应用的单片机、精简指令集处理器，长扫描链将所有待监控寄存器单元串联，它的第一和最后一个单元分别被称为长扫描链头和长扫描链尾；本平台同时支持多条短链和长链，在当前调试命令为 多条短链扫描时，调试核心(1)通过短扫描链数据寄存器(152)、短扫描链地址寄存器(153)直接与微处理器(4)快速交互；在命令为长链测试扫描时，通过第一输出选择(16)、第二输出选择(17)和微处理器(4)传输数据。 

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