CN101232023A - 非易失性存储器 - Google Patents
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Abstract
一种非易失性存储器，包括基底、多个NAND型存储单元区块、多个虚拟选择栅极线与多个阱区延伸结构。基底中设置有第一导电型阱区。多个NAND型存储单元区块设置于基底上，且在行方向上成镜像配置。NAND型存储单元区块各包括多个存储单元行、多条选择栅极线、多条源极线与多条位线。这些存储单元行配置成行/列阵列，在列的方向上每隔N行存储单元行(N为正整数)设置有两行虚拟存储单元行。每相邻两NAND型存储单元区块的源极线之间设置有两条虚拟选择栅极线。阱区延伸结构设置于两条虚拟选择栅极线之间的基底上，且位于虚拟位线下，并电连接虚拟位线与第一导电型阱区。
Description
技术领域
本发明涉及一种半导体元件，且特别涉及一种非易失性存储器。
背景技术
非易失性存储器元件由于具有可进行多次数据存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种存储器元件。
目前业界较常使用的快闪存储器阵列包括或非栅(NOR)型阵列结构和与非栅(NAND)型阵列结构。由于与非栅(NAND)型阵列的非易失性存储器结构是使各存储单元串接在一起，其集成度与面积利用率比或非栅(NOR)型阵列的非易失性存储器好，已经广泛地应用在多种电子产品中。
常规的与非栅(NAND)型非易失性存储器中，在基底中设置有存储单元阱区(cell well)。由于此存储单元阱区的电阻极高，进而影响元件的操作速率与效能。因此，在常规的与非栅(NAND)型非易失性存储器中，通常会形成多个阱区延伸(well pick-up)结构以降低阱区的电阻。
目前业界常用的阱区延伸结构会占去部分字线或位线的面积，降低元件的集成度，不利于元件微缩化的发展。而且，阱区延伸结构的多半只设置在存储单元区块的四个角落，此种设计布局无法有效降低阱区的电阻，延缓了元件的操作速度与效能，且还会导致阱区中央的电阻高于与四个角落的电阻，更增添了元件电性特征不一致的风险。
发明内容
有鉴于此，依照本发明实施例的目的就是在提供一种具有阱区延伸结构的非易失性存储器，可以在原有的虚拟位线位置形成阱区延伸结构，不会占据额外布局空间。
依照本发明实施例的另一目的是提供一种阱区延伸结构，利用原有的多个虚拟位线形成多个阱区延伸结构，还可以降低阱区的电阻，加快元件的操作速度。
本发明提出一种非易失性存储器，包括基底、多个NAND型存储单元区块、多个虚拟选择栅极线与多个阱区延伸结构。基底中设置有第一导电型阱区。多个NAND型存储单元区块设置于基底上，且在行方向上成镜像配置。这些NAND型存储单元区块各包括多个存储单元行、多条选择栅极线、多条源极线与多条位线。这些存储单元行配置成一行/列阵列，在列的方向上每隔N行存储单元行(N为正整数)设置有两行虚拟存储单元行，各存储单元行包括：设置于第一导电型阱区中的第二导电型源极区与第二导电型漏极区；两个选择晶体管，设置于第二导电型源极区与第二导电型漏极区之间的基底上；以及多个存储单元，串联连接于两个选择晶体管之间。选择栅极线设置于基底上，在列方向平行排列，各选择栅极线电连接选择晶体管。源极线设置于基底上，在列方向平行排列，各源极线通过源极线插塞与第二导电型源极区电连接。位线设置于基底上，在行方向平行排列并与第二导电型漏极区电连接，其中分别连接这些虚拟存储单元行的位线作为虚拟位线。
多个虚拟选择栅极线，在每相邻两个NAND型存储单元区块的这些源极线之间设置有两条虚拟选择栅极线。多个阱区延伸结构，设置于两条虚拟选择栅极线之间的基底上，且位于这些虚拟位线下方，并电连接这些虚拟位线与第一导电型阱区。
依照本发明的实施例所述的非易失性存储器，其中N为256。
依照本发明的实施例所述的非易失性存储器，其中两条虚拟选择栅极线分隔相邻的两个这些NAND型存储单元区块。
依照本发明的实施例所述的非易失性存储器，其中相邻的两个这些NAND型存储单元区块共用这些阱区延伸结构。
依照本发明的实施例所述的非易失性存储器，其中各阱区延伸结构还包括第一导电型延伸掺杂区与阱区延伸导体层。第一导电型延伸掺杂区设置于两条虚拟选择栅极线之间的基底中；阱区延伸导体层则设置于两条虚拟选择栅极线之间的基底上，经由第一导电型延伸掺杂区电连接第一导电型阱区。
依照本发明的实施例所述的非易失性存储器，其中阱区延伸导体层的材料包括铝、铜、钨或其合金。
依照本发明的实施例所述的非易失性存储器，还包括设置于阱区延伸导体层与虚拟位线之间的阱区延伸插塞。
依照本发明的实施例所述的非易失性存储器，其中阱区延伸插塞的材料包括钨、铜、铝或掺杂多晶硅。
依照本发明的实施例所述的非易失性存储器，其中第一导电型为P型，第二导电型为N型。
依照本发明的实施例所述的的非易失性存储器，其中各NAND型存储单元区块还包括多条字线，设置于基底上，在列方向平行排列，各字线电连接多个存储单元。
上述具有阱区延伸结构的非易失性存储器，由于其阱区延伸结构是设置在源极线插塞对应的虚拟存储单元行之处，换言之，阱区延伸结构并不需要额外占用芯片的布局空间，而可以提高元件的集成度。再者，由于每隔256行存储单元行便会设置有阱区延伸结构，更可以降低阱区的电阻，加快存储器的操作速度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1是绘示本发明一实施例的非易失性存储器的俯视简图。
图2是绘示图1中MA(虚线方框)的结构俯视图。
图3是绘示沿着图2中切线I-I’线的结构剖面图。
附图标记说明
100：基底
103：第一导电型阱区
110：隔离结构
120：存储单元行
120a：虚拟存储单元行
122：第二导电型源极区
124：第二导电型漏极区
126：选择晶体管
128：存储单元
128a：隧穿介电层
128b：浮置栅极
128c：栅间介电层
128d：控制栅极
130：源极线
133：源极线插塞
140：位线
143：位线插塞
145：虚拟位线
150：虚拟选择栅极线
155：选择栅极线
160：阱区延伸结构
161：第一导电型延伸掺杂区
163：阱区延伸导体层
165：阱区延伸插塞
170：字线
MA：存储单元阵列
MB1、MB2：NAND存储单元区块
具体实施方式
图1是绘示本发明一实施例的一种非易失性存储器的俯视简图。图2是绘示图1中MA(虚线方框)的结构俯视图。图3是绘示沿着图2中切线I-I’的结构剖面图。
请参照图1、图2与图3，本实施例的非易失性存储器例如是具有基底100、多个存储单元区块MB1、MB2、多条虚拟选择栅极线150与多个阱区延伸结构160。
基底100例如是硅基底。基底100中例如是设置有第一导电型阱区103。在一实施例中，第一导电型阱区103例如是具有硼、铟等掺杂的P型阱区。基底100中还设置有隔离结构110，隔离结构110在Y方向(列方向)平行排列，往X方向(行方向)延伸，其材料例如是绝缘材料，如氧化硅。
多个存储单元区块MB1、MB2设置于基底100上，且在X方向(行方向)上成镜像配置。存储单元区块MB1、MB2例如是NAND(与非栅)型存储单元区块，由多个存储单元行120、多条选择栅极线155、多条源极线130与多条位线140所构成。
存储单元行120配置成行/列阵列，如图1中的存储单元阵列MA，在Y方向(列方向)上每隔N行存储单元行120(N为正整数)设置有两行虚拟存储单元行120a。在一实施例中，例如是每隔256行存储单元行120设置有两行虚拟存储单元行120a。各存储单元行120包括第二导电型源极区122、第二导电型漏极区124、选择晶体管126a、126b，与多个存储单元128。
第二导电型源极区122与第二导电型漏极区124设置于第一导电型阱区103的中，其例如是掺杂有磷、砷等掺杂的N型重掺杂区。选择晶体管126a、126b设置于第二导电型源极区122与第二导电型漏极区124之间的基底100上。多个存储单元128串联连接于两个选择晶体管126a、126b之间。各存储单元128之间，以及存储单元128与选择晶体管126a、126b之间例如是由掺杂区105连接在一起，掺杂区105例如是掺杂有磷、砷等掺杂的N型掺杂区。
每个存储单元128从基底100起包括隧穿介电层128a、浮置栅极128b、栅间介电层128c以及控制栅极128d。其中，隧穿介电层128a的材料例如是氧化硅。浮置栅极128a例如是掺杂多晶硅等导体材料。栅间介电层128c的材料例如是氧化硅、氮化硅、氮氧化硅，或是选用氧化硅/氮化硅、氧化硅/氮化硅/氧化硅等合适的复合介电材料。控制栅极128d的材料例如是导体材料，如掺杂多晶硅、金属与金属硅化物等。
请参照图1，各存储单元128的控制栅极128d例如是由在Y方向(列方向)上平行排列的字线170串接在一起。在存储单元区块MB1、MB2中，每两条源极线130之间例如是包含了M条字线170，其例如是64条字线170。
选择栅极线155设置于基底100上，在Y方向(列方向)平行排列，各选择栅极线155电连接选择晶体管126。
源极线130设置于基底100上，在Y方向(列方向)平行排列，各源极线130通过源极线插塞133与第二导电型源极区122电连接。
位线140设置于基底100上，在X方向(行方向)平行排列，通过位线插塞143与第二导电型漏极区124电连接。
在一实施例中，由于源极线插塞133的设置会连接至两条位线140，此两条位线140所在的虚拟存储单元行120a不是用于储存数据，故而将这两条位线称为虚拟位线145。
基底100上还设置有多条虚拟选择栅极线150。两条虚拟选择栅极线150设置于相邻两NAND型存储单元区块MB1、MB2的源极线130之间，将相邻且成镜像对称的NAND型存储单元区块MB1、MB2区隔开来。
多个阱区延伸结构160设置于两条虚拟选择栅极线150之间的基底100上，且位于虚拟位线145下方，电连接这些虚拟位线145与第一导电型阱区103。相邻两个NAND型存储单元区块(如图1的MB1、MB2)共用相同的阱区延伸结构160。
在一实施例中，阱区延伸结构160包括第一导电型延伸掺杂区161、阱区延伸导体层163与阱区延伸插塞165。第一导电型延伸掺杂区161设置于两条虚拟选择栅极线150之间的基底100中(更确切地说是在第一导电型阱区103中)。第一导电型延伸掺杂区161例如是与第一导电型阱区103具有相同导电型掺杂的重掺杂区，如具有硼、铟等掺杂的P型掺杂区。
阱区延伸导体层163设置于两条虚拟选择栅极线150之间的基底100上，经由第一导电型延伸掺杂区161电连接第一导电型阱区103。阱区延伸导体层163的材料例如是铝、铜、钨或其合金。阱区延伸插塞165设置于阱区延伸导体层163与虚拟位线145之间。阱区延伸插塞165的材料例如是钨、铜、铝或掺杂多晶硅。
阱区延伸结构160与源极线插塞133连接至相同两条虚拟位线145，即位于相同的两个虚拟存储单元行120a。在一实施例中，例如是每隔256行存储单元行120设置有一个阱区延伸结构160。当然，依照元件的设计，也可以是每隔128行、每隔512行等存储单元行120设置一个阱区延伸结构160，以降低第一导电型阱区103的电阻。
上述阱区延伸结构160设置于与源极插塞133连接的虚拟位线145的虚拟存储单元行120a上，由于此虚拟存储单元行120a原本就不是用来储存数据的，因此，阱区延伸结构160的设置并不会占用额外的字线或位线区域，可以提升元件的集成度。
此外，由于每隔N行存储单元行120便设置有此阱区延伸结构160，其与虚拟位线145互相电连接，可以有效地降低第一导电型阱区103的电阻，而增加沟道区的导电度。且由于阱区延伸结构160是均匀地分散于存储单元区块MB1、MB2中，还可以避免第一导电型阱区103的电阻分布不均匀的状况，如此一来，更能够加速非易失性存储器的操作速率，并提升元件的效能与可靠度。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (10)
1.一种具有阱区延伸结构的非易失性存储器，包括：
基底，该基底中设置有第一导电型阱区；
多个NAND型存储单元区块，设置于该基底上，且在行方向上成镜像配置，各个这些NAND型存储单元区块包括：
多个存储单元行，这些存储单元行配置成行/列阵列，在列的方向上每隔N行存储单元行(N为正整数)设置有两行虚拟存储单元行，各个这些存储单元行包括：
第二导电型源极区与第二导电型漏极区，设置于该第一导电型阱区中；
两个选择晶体管，设置于该第二导电型源极区与该第二导电型漏极区之间的该基底上；以及
多个存储单元，串联连接于两个选择晶体管之间；
多条选择栅极线，设置于该基底上，在列方向平行排列，各条该选择栅极线电连接该选择晶体管；
多条源极线，设置于该基底上，在列方向平行排列，各该源极线通过源极线插塞与该第二导电型源极区电连接；
多条位线，设置于该基底上，在行方向平行排列并与该第二导电型漏极区电连接，其中分别连接这些虚拟存储单元行的这些位线作为虚拟位线；
多个虚拟选择栅极线，在每相邻两个这些NAND型存储单元区块的这些源极线之间设置有两条虚拟选择栅极线；以及
多个阱区延伸结构，设置于该两条虚拟选择栅极线之间的该基底上，且位于这些虚拟位线下方，并电连接这些虚拟位线与该第一导电型阱区。
2.根据权利要求1所述的非易失性存储器，其中N为256。
3.根据权利要求1所述的非易失性存储器，其中该两条虚拟选择栅极线分隔相邻的两个这些NAND型存储单元区块。
4.根据权利要求1所述的非易失性存储器，其中相邻的两个这些NAND型存储单元区块共用这些阱区延伸结构。
5.根据权利要求1所述的非易失性存储器，其中各个这些阱区延伸结构还包括：
第一导电型延伸掺杂区，设置于该两条虚拟选择栅极线之间的该基底中；以及
阱区延伸导体层，设置于该两条虚拟选择栅极线之间的该基底上，经由该第一导电型延伸掺杂区电连接该第一导电型阱区。
6.根据权利要求5所述的非易失性存储器，其中该阱区延伸导体层的材料包括铝、铜、钨或其合金。
7.根据权利要求5所述的非易失性存储器，还包括阱区延伸插塞，设置于该阱区延伸导体层与该虚拟位线之间。
8.根据权利要求7所述的非易失性存储器，其中该阱区延伸插塞的材料包括钨、铜、铝或掺杂多晶硅
9.根据权利要求1所述的非易失性存储器，其中该第一导电型为P型，该第二导电型为N型。
10.根据权利要求1所述的非易失性存储器，其中各个这些NAND型存储单元区块还包括多条字线，设置于该基底上，在列方向平行排列，各条该字线电连接这些存储单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: POWERCHIP TECHNOLOGY CO., LTD. Free format text: FORMER NAME: POWERCHIP SEMICONDUCTOR CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Hsinchu Science Park, Taiwan, China Co-patentee after: Renesas Technology Corp. Patentee after: Powerflash Technology Corporation Address before: Hsinchu Science Park, Taiwan, China Co-patentee before: Renesas Technology Corp. Patentee before: Powerchip Semiconductor Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091111 Termination date: 20110124 |