CN101194349A - 通过改变垂直掺杂物质分布以减少硅化物不均匀度的技术 - Google Patents

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Abstract

通过修改深漏极和源极区中的垂直掺杂物质(dopant)浓度，可控制金属硅化物区217形成期间的反应行为。为此目的，在金属硅化物界面的目标深度附近形成增加的掺杂物质浓度，从而降低反应速度，并从而改善所得的金属硅化物界面的均匀度。

Description

通过改变垂直掺杂物质分布以减少硅化物不均匀度的技术
技术领域
一般而言，本发明是有关于集成电路的制造领域，且更特别的是有关于半导体组件，该半导体组件具在半导体区上的金属硅化物部份，以减少所述半导体区的电阻。
背景技术
在现代的超高密度集成电路中，装置特征系稳定地减少以增强装置的效能与功能。不过，缩减特征尺寸会导致一些问题，可能会部份抵消经由特征尺寸减小所得到之优点。一般而言，减小例如晶体管组件的特征尺寸可致使该晶体管组件的沟道电阻降低，从而导致该晶体管有较高的驱动电流能力和增高的开关速度(switching speed)。不过，在减少这些晶体管组件的特征尺寸时，导线及接触区(亦即，连接晶体管区域(例如，漏极和源极区(drain and source regions))与晶体管组件周边的区)之电阻的增加会变成最重要的问题，因为这些导线及接触区的截面面积会随着特征尺寸的减小而减小。然而，各别的导线或接触区的电阻系取决于该截面面积与构成导线及接触区的材料特性。
于此方面，可用典型的关键特征尺寸(也被称作关键尺寸(CD))为例说明上述问题，例如场效应晶体管的沟道延伸部份(其系形成在介于晶体管之源极区与漏极区之间的栅极的下方)。减小此沟道延伸部份(一般称作沟道长度)，由于栅极与沟道之间较小的电容且由于较短沟道的降低电阻，所以可显著改善晶体管组件之与下降及上升时间有关的装置效能。不过，缩减沟道长度也导致任何导线(例如场效应晶体管的栅极(一般由多晶硅形成))以及接触区(与晶体管之漏极和源极区电性接触)的尺寸减少，从而导致用于传输电荷载体(charge carrier)的有效截面减小。结果，导线及接触区展现较高的电阻，除非通过改善形成导线及接触区(例如栅极以及漏极和源极接触区)之材料的电特性来补偿减少的截面。
因此，特别重要的是要改善大体由诸如硅之半导体材料构成的导电区之特性。例如，在现代集成电路中，个别的半导体装置，例如场效应晶体管、电容器及其类似物，都以硅为主要基础，其中个别的装置用硅线及金属线连接。尽管通过以例如铜或铜合金替代常用的铝可改善金属线的电阻率，但是在需要改善含硅半导体线与半导体接触区的电特性时，工艺工程师所面对的仍是极具挑战性的工作。
请参考图1a与图1b，此时描述用于制造包含例如多个MOS晶体管之集成电路的示范工艺，从而更详细说明改善含硅半导体区之电特性所涉及的问题。
在图1a中，半导体结构100系包含衬底101，例如，有指定导电性类型之场效应晶体管110(例如，N沟道晶体管或P沟道晶体管)形成于其中的硅衬底。该晶体管组件110包含由绝缘材料(例如，二氧化硅、氮化硅及其类似物)形成的隔离结构113，该隔离结构113系在衬底101中界定主动区(active region)112。在栅极绝缘层118上方形成栅极115，该栅极绝缘层118使该栅极115与该主动区112分开。数个由例如二氧化硅或氮化硅制成的间隔件组件(spacer element)116系位于栅极115的侧壁。在主动区112中，形成包含各自的延伸部份114a的源极与漏极区114，且所述源极与漏极区114展现与沟道区111连接所需之适当的侧向(lateral)掺杂物质分布，其中在施加适当的控制电压于栅极115后，会在所述漏极与源极区114之间建立导电沟道。
如前所述，晶体管组件110的栅极长度，标为115L，系决定该晶体管110的沟道长度，因此，如先前所指出的，这会显著影响晶体管组件110的电特性，其中尽管予以重浓度掺杂，由于可用于传输电荷载体的面积减少，栅极长度的减小以及从而晶体管110之整体尺寸的减小仍会导致栅极115与漏极和源极区114之接触区域114b的电阻增加。
用于形成半导体结构100的典型工艺流程可包含以下步骤。在用习知的光刻蚀刻及沉积技术形成隔离结构113之后，进行数个注入步骤以便在主动区112中产生必需的垂直掺杂物质分布。随后，根据设计要求，形成栅极绝缘层118。之后，通过用复杂的光刻及蚀刻技术，图案化(patterning)例如多晶硅层而形成栅极115。然后，进行用于在源极和漏极区114内形成源极和漏极延伸部份114a的另一注入步骤，并且可用沉积及各向异性蚀刻(anisotropic etching)技术而形成间隔件组件116。在将掺杂物质注入主动区112以形成源极和漏极区114的后续注入工艺中，该间隔件组件116可用来作为注入掩模，从而在所述区中产生所需的高掺杂物质浓度。
要注意，掺杂物质浓度在图1a的水平方向(亦即，栅极115的长度方向)与垂直方向(以下称作深度方向x，以箭头表示)会改变。虽然将源极和漏极区114的掺杂物质分布描绘成有清晰边界的区，实际上由于注入工艺在深度方向x之中度非定域性质(moderately nonlocalizednature)以及为了活化(activate)注入的原子和改正注入步骤所造成之结晶体损伤(crystalline damage)而进行的后续退火步骤，掺杂物质分布会连续变化。通常，掺杂物质分布的选定必须根据晶体管组件110中的某些参数。例如，短栅极长度，从而短沟道长度，通常需要“浅”掺杂物质分布以便降低所谓的“短沟道效应”。因此，在深度方向x的尖峰(peak)浓度可能在表面附近，亦即，接触区域114b，而且该浓度可能随着深度增加而显著下降。
图1b概要地图标漏极和源极区114中之垂直掺杂物质分布，这种分布常见于具有栅极长度115L约100nm及甚至更小的习知晶体管。在图1b中，横轴表示沿着深度方向x的延伸，其中例如在图1a中，指定深度xs系图标为虚线。纵轴系以对数刻度表示掺杂物质浓度，其中在漏极和源极区114中掺杂物质的种类系取决于晶体管100代表的晶体管组件之类型。因此，从图1b明白可知，在表面114b或其附近可能会存在极高的掺杂物质浓度，而且会随着深度增加而显著下降，因而产生于指定深度xs的浓度可能会明显较低。
如前述，尽管常见接触区域114b以及在栅极115内有极高的掺杂物质浓度，但在复杂的应用系统中，也常通过形成金属硅化物于源极和漏极区114与栅极115内而使所述区域的片电阻(sheet resistance)进一步降低。
图1c概要地图标处于进一步制造阶段中的半导体结构100。在此，金属硅化物区117系形成于漏极和源极区114内，且在栅极115中形成金属硅化物区119。通常，由难熔金属(refractory metal)(例如，钴、镍、钛、铂、及其类似物)、或两种或更多种适当金属的组合物而形成所述金属硅化物区117、119。金属硅化物区117、119的制造通常用任何适当的沉积技术共形沉积(conformally deposit)一个或多个有指定厚度的金属层，该沉积技术例如物理气相沉积法、化学气相沉积法及其类似方法，其中例如可根据装置需求选定初始层厚度以得到硅化物区117的垂直延伸部份。尽管栅极115中有高含量的金属硅化物可能视为所希望的，以便显著降低栅极115的电阻，然而由于硅化物区117与119常在同一工艺中形成，以致硅化物区119的厚度与硅化物区117的指定厚度相耦合。
在其它的方法中，更复杂的制造方案可用来使硅化物区117与119的形成大体去耦合(decouple)。这时可假设金属硅化物区117的设计厚度由深度xs给出。根据该目标深度xs且基于在考虑到底下的硅的情况下难熔金属或金属的习知反应行为，原则上通过对应地控制工艺参数，例如初始层厚度、温度、以及后续加热工艺的持续时间，使该难熔金属或金属开始扩散到硅里面，从而产生金属硅化物化合物，即可调整所述金属硅化物区117的最终所得之厚度。
不过，实务上，所述金属硅化物区117可能会有某一程度的粗糙度(roughness)，图中以117a表示，它的特征可明显取决于装置及工艺的特性。例如，在有些工艺情况下，结构与晶体管110相似的P沟道晶体管，相较于在相同的半导体结构100内形成的N沟道晶体管，对硅化镍而言，会展现更显著的粗糙度117a。另一方面，对于硅化镍铂，相较于P沟道晶体管，N沟道晶体管的粗糙度117a可更显著。由于金属硅化物区117的不均匀度(亦即，粗糙度117a)也可能会在相同结构中之不同晶体管类型之间改变，因此由于不同装置之间显著的参数差异以及例如由于漏极和源极区114之泄漏电流的增加，可观察到半导体结构100之电性参数的劣化。此外，由于对缩小半导体装置比例的驱动力持续存在，金属硅化物区117的不均匀度可能对工艺容限(processtolerance)设定更紧密之下一代装置的效能有负面影响。
鉴于上述情形，亟须一种增强的技术以避免或至少减少上述问题中之一者或多者的影响。
发明内容
以下本发明的精简概要可供基本认识一些本发明的观点。此概要不是本发明的详尽概述。其也并非想要标识本发明的关键或重要组件或描绘本发明的范畴。其唯一的目的是要以精简的形式提出一些概念作为以下更详细的说明的前文。
本发明是针对一种能在高浓度掺杂的含硅半导体区中形成金属硅化物区的技术，其中金属硅化物区的粗糙度可显著降低以提供与周遭半导体区有更明确界定的界面。为此目的，可修改含硅半导体区内的垂直掺杂物质浓度，以于待形成金属硅化物区的界面处的深度或其附近提供增加的掺杂物质浓度(相较于习知源极和漏极区)。增加的掺杂物质浓度可显著改变金属于金属硅化物区形成期间的扩散率(diffusivity)。
根据本发明的一例示性具体实施例，一种方法包含：确认待形成于含硅半导体区中的金属硅化物区的目标深度，该含硅半导体区形成于衬底之上。该方法更包含：基于该目标深度，沿着该含硅半导体区的深度方向，在该含硅半导体区中形成掺杂物质分布，从而在该目标深度的邻域(neighborhood)得到掺杂物质浓度的局部最大值。最后，基于该目标深度形成该金属硅化物区。
根据本发明另一例示性具体实施例，一种方法包含：对于待形成于一个或多个衬底上的第一指定晶体管类型的漏极和源极区，确认金属硅化物区的第一目标深度。该方法更包含：基于第一目标深度，在一个或多个衬底上形成该第一指定晶体管类型的所述漏极和源极区，其中该掺杂物质分布是有关于该一个或多个衬底的深度方向而调整，从而当接近该第一目标深度时，得到随着深度增加而增加的掺杂物质浓度。最后，基于该第一目标深度，在该第一指定晶体管类型的所述漏极和源极区中形成该金属硅化物区。
附图说明
参考以下结合附图的说明可了解本发明，附图中相似的组件用相似的组件符号表示：
图1a系概要地图标习知晶体管于形成金属硅化物区之前的截面图；
图1b所代表的图系概要地图标图1a所示之习知晶体管在深度方向的掺杂物质分布；
图1c系概要地图标图1之晶体管根据习知技术形成金属硅化物区之后的截面图；
图2a至2b所代表的图系用于说明在示范习知掺杂物质浓度存在的情况下(图2a)难熔金属扩散率对穿透深度的例示性相依性，以及用于说明根据本发明之示范具体实施例之掺杂物质浓度之示范实施例；
图2c至2f系概要地图标根据本发明之示范具体实施例于不同制造阶段期间之晶体管组件的截面图；
图3系概要地图标根据本发明之示范具体实施例之半导体装置的截面图，该半导体装置系包含具有用以形成金属硅化物区的不同目标深度的两个晶体管组件；以及
图4系概要地图标晶体管组件于制造期间的截面图，其中掺杂物质浓度的修改系基于外延硅沉积且根据本发明示范具体实施例。尽管本发明容易做出各种修改及替代形式，本文仍以附图中的实例图标本发明的特定具体实施例且详述彼等之细节。然而，应了解，本文特定具体实施例的描述不是想要将本发明限定成所揭示之特殊形式，反而是，本发明应涵盖落入附上之权利要求书申请项所界定之本发明精神及范畴内的所有修改、等效物、及替代物。
具体实施方式
以下描述本发明的示范具体实施例。为求简明，本说明书不描述实际具体实施的所有特征。当然，应了解，在开发任何实际具体实施例时，必须做出许多与具体实施有关的决定以达成开发人员的特定目标，例如符合与系统有关以及商业有关的限制，这些都因具体实施而异。此外，应了解，此类开发即复杂又费时，然而是本技艺一般技术人员藉助本揭示内容即能处理的例行公事。
此时请参考附图描述本发明。附图中概要地图标的各种结构、系统及装置仅供解释的目的且从而使熟谙此艺者不会被细节所混淆。然而，本文仍内含附图以描述及解释本发明的示范实施例。应了解及解释，本文所使用之字汇的意思系与相关技艺的技术人员所理解的字汇一致。本文中没有特别加以定义的术语或用语(亦即，与熟谙此艺者所理解之普通惯用意思不同的定义)是想要使本文的术语或用语有一致性的用法。在想要术语或用语具有特定意思的情形时，亦即，在熟谙此艺者所知道的不同的意思，本说明书会以直接明白地提供该术语或用语之特定定义的定义方式清楚地提出此一特定定义。
一般而言，本发明基于以下的概念：半导体区内的掺杂物质分布可影响难熔金属在掺杂半导体区内的扩散率。因此，通过适当地改变以硅为基底形成之晶体管的漏极和源极区的掺杂物质分布，可影响用于在漏极和源极区中形成金属硅化物区之化学反应期间的运动行为(kinematic behavior)，以便在金属硅化物区与半导体区之间得到界定更明确的界面，从而降低金属硅化物界面粗糙度可能导致的任何有害效应，如在描述图1c时所作的说明。
以下的解释并非想要限定本发明，据信掺杂物质的存在会显著影响难熔金属原子在大体结晶半导体区内的扩散率，特别是当掺杂物质与难熔金属原子在所考虑之半导体区内可展现相似的扩散率时。在这方面，可将扩散率理解成：例如，在形成金属硅化物于结晶硅区期间，原子在半导体晶体内于指定温度可移动的平均随机距离(averagedrandom distance)，在该结晶硅区反应动力学(reaction kinetics)系显著取决于所使用之金属的类型以及化学反应开始时的温度。然而，在硅区中存在额外的掺杂物质时，额外的掺杂物质可显著影响用于形成金属硅化物的反应速度，因为掺杂物质与难熔金属原子的扩散可根据大体相同的特定晶体机制(crystal-specific mechanism)，特别是当难熔金属与掺杂物质材料在硅内可能具有相似的扩散行为时。
在图2a中，以定性(qualitative)及简化的方式描绘硅晶体中掺杂物质浓度与金属扩散率的关系图，以便清楚地图解说明据信对于在含硅半导体晶体内形成金属硅化物区的工艺有显著影响的机制。然而，应了解，不论所涉及之确实机制如何，本发明所针对的是制造半导体装置的各种新颖方法。
在图2a中，曲线A可定性表示有关于深度方向(以x表示且为横轴)的典型习知掺杂物质浓度。由图2a明白可知，在深度0(zero)(亦即，漏极或源极区的表面)的掺杂物质浓度为中等高的(moderately high)，例如每立方公分有1019个掺杂物质原子，且会随着深度增加而显著下降，使得在以曲线C表示之指定深度xs处之对应掺杂物质浓度的数量级比深度0处的数量级(例如，1014至1015)小数个级数。据此，深度xs可表示漏极或源极区之金属硅化物与硅之界面的目标深度。
对于在硅化工艺(silicidation process)期间任何给定的工艺条件而言，图2a的曲线B可定性表示难熔金属在硅内的对应扩散率。例如，曲线B可示意表示在高浓度掺杂之源极或漏极区中形成硅化镍区期间镍对于指定工艺温度的扩散速度。由于表面(亦即，深度0)有大量的掺杂物质原子存在，金属原子的初始扩散率为中等低的，其中应了解在深度0可存在金属原子的扩散行为的一些起伏(fluctuation)，这可由任何表面不规则性及其类似者所造成。由于中等低的扩散速度，化学反应也会以中等速度进行，其中反应前沿(reaction front)在初始即存在的任何起伏会以大体相同的中等反应速度打入材料中，亦即，沿着深度方向x。不过，随着深度增加，掺杂物质的浓度会显著下降，从而导致金属原子的扩散率对应地显著增加，使得反应前沿在初始即存在的任何起伏此时可由于显著增加的反应速度而被“放大(amplified)”。结果，在深度xs处，由于大幅增加之反应速度所造成的“放大效应”，可已建立对应金属硅化物前沿之明显的粗糙度。相较于图2a所示的掺杂物质浓度，根据本发明，会建立修改的(modified)掺杂物质浓度以便在目标深度xs处或至少在其附近得到增加之掺杂物质浓度，从而也修改硅化工艺期间的反应行为，这可显著降低金属硅化物前沿的粗糙度。
图2b的图系概要地图标有关于(with respect to)深度方向x之含硅半导体区内的修改的掺杂物质浓度以及由于该修改的掺杂物质浓度可达成之难熔金属的扩散率的对应差异。在此，曲线D表示漏极或源极区内的修改的掺杂物质浓度，其中增加的掺杂物质浓度大约以目标深度xs为中心。应了解，关于在这方面的概念“增加”会理解成：当由左边接近目标深度xs时，亦即，随着深度增加，至少在目标深度xs处的掺杂物质浓度有增加，使得至少在xs的某一邻域内，掺杂物质浓度系随着深度增加而增加。换言之，掺杂物质浓度有关于深度方向x的局部最大值是落在目标深度xs处或其附近。因此，应将概念“附近(in thevicinity)”或“邻近(near)”理解成：局部最大值到目标深度xs的距离小于局部最大值到表示深度0之位置的距离，深度0之位置在此习知组件中会有最大掺杂物质浓度。在一些具体实施例中，当目标深度位于100％时，概念“邻近”或“附近”的意思系指约80％至120％之深度。例如，在图2b中，以箭头F表示的实际局部最大值系位于深度xm，其中此局部最大值系位于目标深度xs的附近，因为相较于目标深度xs与表面部份(亦即，深度0)间的距离，该局部最大值到目标深度xs的距离明显较小。
曲线E系概要地图标反应速度有关于例如以曲线D表示的掺杂物质浓度，其中定性地实现中等低的的反应速度，且由于难熔金属原子的扩散率降低，在各别的掺杂物质浓度的增加后该反应速度甚至会下降。结果，金属硅化物前沿的任何初始起伏大体不会被“放大”，甚至可能由于降低的反应速度的“平滑(smoothing)”效果而降低。因此，金属硅化物前沿可展现降低的粗糙度，且从而在目标深度xs与其余的硅区可展现界定更明确的界面。
应了解，掺杂物质浓度与扩散率D、E只供图解说明且根据本发明可产生其它的掺杂物质分布。例如，曲线G与H概要地图标在深度方向中的对应掺杂物质分布，其也适合以更加定域的方式(localizedmanner)用于形成金属硅化物界面。应注意，图标于图2b的掺杂物质浓度可为有指定导电性类型之单一掺杂物质物种的掺杂物质浓度，使得对应分布大体取决于此单一掺杂物质物种。例如，N沟道晶体管可具有重浓度N掺杂的漏极和源极区，而反向掺杂物质(counter dopant)在目标深度xs附近的量可忽略且至少在目标深度xs附近对掺杂物质分布的影响也可忽略。不过，在其它的具体实施例中，曲线D、G、H可表示涵盖两种或更多种不同离子物种(可具有相同或不同的导电性类型)的“累加(accumulated)”掺杂物质浓度。例如，在目标深度xs实现高浓度可通过提供某一量的掺杂以及通过反向掺杂(counter doping)目标深度xs四周的区域，以便实现有关于电性行为的中等低的有效掺杂物质浓度，而有关于掺杂物质原子每单位体积的实际数目以及从而有关于任何用于形成金属硅化物区之金属的扩散率的影响，仍具有增加的掺杂物质浓度。因此，除非在本说明书以及附上之权利要求书中另有说明，应以后者的意思理解概念“掺杂物质浓度”。
请参考图2c，此时将更详述本发明的进一步示范具体实施例。图2c概要地图标包含衬底201的半导体装置200，该衬底201可代表任何用于形成硅基半导体组件的适当衬底。例如，该衬底201代表具已有结晶硅层形成于其上半部的主体(bulk)硅衬底。就其它的情形而言，该衬底201可代表具有含硅半导体层形成于绝缘层(未图标)上的SOI型(绝缘层上覆硅)衬底。该半导体装置200可进一步包含晶体管组件210，其系含有形成于衬底201内(例如，含硅半导体层内)之隔离结构213，从而界定主动区212。形成于该主动区212之上的是栅极215，其系通过栅极绝缘层218而与该主动区212分离。在该栅极绝缘层218下方形成沟道区211，且该沟道区211侧向地(laterally)分隔待形成深漏极和源极区于其中之半导体区。此外，形成邻接于栅极215(其侧壁上可能已形成有偏位间隔件(offset spacer)216a)的延伸区214a。箭头X系表示深度方向x，其中该深度方向x大体与衬底201的初始表面垂直。亦即，深度方向x是界定清楚的，甚至对于在装置200的制造工艺期间在衬底201上所产生的任何表面形貌(surface topology)而言也是如此，因为例如衬底201的背面可用来界定深度方向x的正交性(orthogonality)。有关于以箭头表示之深度方向x的正负号，将会了解，深度视为由表面部份开始增加，例如部份214b具有数值0且方向是朝向衬底201。结果，目标深度xs可定义为以下两者间的距离：初始表面214b与待形成毗邻于栅极215之金属硅化物区的界面之想要位置。应了解，当考虑需要形成选择性外延成长之源极和漏极区的半导体装置200时，深度方向x的“原点(origin)”可位在表面214b之上，以下在描述第4图的说明中会更详述细节。
用于形成图2c所示之半导体装置200的典型工艺流程可包含以下数个工艺。待形成于主动区212中或上之晶体管210可代表指定的晶体管类型(例如，N沟道晶体管或P沟道晶体管)，其具有指定的晶体管尺寸，例如栅极绝缘层218的栅极长度、栅极宽度、指定厚度、及其类似者。基于晶体管210的装置需求，选定目标深度xs以得到表面部份214b的总片电阻率(overall sheet resistivity)所希望的减少。待形成于晶体管组件210中之漏极和源极区的片电阻率与总接触电阻可显著取决于用于形成金属硅化物区之难熔金属的类型以及目标深度xs。由于晶体管210的总效能也可显著取决于大体形成于目标深度xs的金属硅化物区之界面的品质，用于装置200的制造工艺，特别是涉及形成漏极和源极区的工艺配方，系基于目标深度xs而改变以得到在深度方向x之修改的掺杂物质分布，例如在描述图2b时所作的说明。因此，装置200的形成可包含任何用于根据明显习知的(well-established)工艺技术形成隔离结构213以及包含栅极绝缘层218和偏位间隔件216a的栅极215，也请参考在描述图1a时所作的说明。之后，可进行离子注入工艺220以产生形成延伸区214a所需要的掺杂物质浓度。之后，在一些具体实施例中，可进行快速热退火工艺以活化在区214a之内的掺杂物质，也使注入诱发的损伤再结晶。在其它的具体实施例中，在深漏极和源极区形成之后，在后续的阶段中可进行退火程序。之后，用明显习知的沉积及各向异性蚀刻技术可形成适当的间隔件组件。
图2d概要地图标间隔件组件216形成之后的半导体装置200，所述间隔件组件216在用于形成深漏极和源极区214的离子注入工艺221期间系作为注入掩模。在一具体实施例中，可以单一的注入步骤进行离子注入221，其中基于目标深度xs而控制注入参数，例如注入能量及剂量。因此，有关于此注入工艺所使用之掺杂物质物种之离子注入221的平均穿透深度可被决定，从而在目标深度xs附近得到增加的掺杂物质浓度。基于明显习知的仿真计算可轻易决定用于所考虑之掺杂物质物种的对应适当注入能量。在其它的具体实施例中，该注入工艺221可包含两个或更多个注入步骤，从而以上述方式修改垂直掺杂物质分布。在一具体实施例中，可进行一额外的注入步骤，其系经设计成可修改用于形成深漏极和源极区214的前行或后续注入，从而在目标深度xs处或其附近产生所希望增加的掺杂物质浓度。在其它的具体实施例中，可基于不同的掺杂物质物种进行额外的注入步骤，该掺杂物质物种的导电性类型可相同或不同于用于实际界定漏极和源极区214的前行或后续注入步骤所使用之掺杂物质物种的导电性类型。例如，可用于形成深漏极和源极区214的掺杂物质物种展现与难熔金属相比明显不同的扩散率，随后也可使用在漏极和源极区214中形成金属硅化物区。因此，该掺杂物质物种对于难熔金属的扩散率有降低效果，使得“放大”效应不会那么明显，然而其中导入对难熔金属之扩散率有更明显效果(亦即，具有与难熔金属相似扩散率)的第二掺杂物质物种甚至可进一步增强在目标深度xs处或其附近增加之掺杂物质浓度的平滑效果。在其它的具体实施例中，第二掺杂物质物种的导电性类型可不相同以便作为反向掺杂物质，从而降低“电性有效的”掺杂物质浓度，而在另一方面作为反应减速材料来增加实际的掺杂物质浓度。
应了解，在一些具体实施例中，以单一步骤注入进行的或包含两个或更多个基于相同或不同离子种类的个别注入步骤的离子注入221可经设计成在目标深度xs处或其邻近得到高掺杂物质浓度，使得对于待使用于后续硅化工艺的给定难熔金属或数种金属以及给定的工艺条件，该离子注入221可被视为有关于后续硅化物形成的“阻障(barrier)”注入，因为反应前沿被明显地“放慢”。在离子注入工艺221后，可对装置200进行退火以实质活化于注入顺序(implantation sequence)221期间以及可能通过注入220(第2c图)加入的掺杂物质，而且也可改正注入221与220所造成的结晶损伤。
图2e概要地图标处于进一步制造阶段中的半导体装置200。在此，在装置200上共形形成(conformally form)难熔金属层222。该难熔金属层222可由一种或多种金属构成，例如镍、钴、钛、铂、钨及其类似者，其中如果施加不同的难熔金属，该层222可由两个或更多个子层(sub-layer)构成，或者该层222可设置为由单一难熔金属形成的或由两种或更多种不同难熔金属之化合物形成的单层。基于明显习知的沉积技术可形成层222，例如溅镀沉积、化学气相沉积(CVD)及其类似方法，其中系基于目标深度xs而控制该层222之厚度。因此，该层222之厚度足以容许形成下达目标深度xs的金属硅化物。基于测试运转(testrun)、经验、及其类似者，可得到与在用一种或多种相关难熔金属进行硅化工艺期间有关于硅“消耗”的对应资料。之后，在指定的条件(亦即，指定的温度与持续时间)下，该装置200经受热处理，从而开始扩散且从而开始层222之难熔金属与在区214与在栅极215中的硅的反应。在其它的实施例中，在栅极215中形成金属硅化物可与用于在漏极和源极区214中形成金属硅化物的对应工艺去耦合。例如，在栅极215的顶部上可设置披覆层(cap layer，未图标)，从而在后续的硅化工艺期间保护该栅极215。之后，可去除该披覆层且可沉积另一难熔金属层并且可开始另一化学反应，其中大体会影响该栅极215，而大体可降低在漏极和源极区214中的反应(由于之前形成的金属硅化物且由于修改的掺杂物质浓度)，这可明显放慢金属硅化物前沿进一步穿透超过目标深度xs。因此，栅极215可接受不同的金属硅化物，其中各别的金属硅化物的形成及其尺寸大体可与在漏极和源极区214中的对应金属硅化物区去耦合。
接下来，假设硅化工艺是对栅极215与区214一起进行的。也应了解，取决于所使用的材料，可能需要不同的工艺策略(processstrategy)。例如，钴可能需要两步骤的热处理以及介于其间的选择性蚀刻步骤供去除未反应的钴，以便使硅化钴的欧姆相位(ohmic phase)由高变成低。至于其它的材料，单一热处理可能合适，例如用于镍、镍铂、及其类似物的情况。如先前在描述图2b时所作的说明，在化学反应期间，金属由层222扩散到区214内，其中由于在深度方向x之修改的掺杂物质分布，因而可形成均匀度有改善的硅化前沿，从而显著降低金属硅化物与半导体材料间之界面的任何粗糙度。
图2f系概要地图标完成上述工艺顺序之后的半导体装置200。因此，该装置200包含形成于栅极215中的金属硅化物区219以及在深漏极和源极区214内的金属硅化物区217。此外，界面217a大体位于目标深度xs处或其附近，其中相较于先前技术，对应的粗糙度显著降低，至少在大体水平的部份中。结果，对于给定的晶体管设计，可减少不利的效应，例如接触泄漏电流及其类似者，其中掺杂物质分布在深度方向的修改对晶体管210的整体效能大体没有不利影响，因为晶体管210的接触电阻大体取决于金属硅化物区217的导电性而非取决于其中的掺杂物质浓度，而掺杂物质分布的修改大体不影响PN结214c的位置。
应了解，对于特定的晶体管类型，可根据所希望的目标深度xs，改变掺杂物质分布的修改。例如，如先前所解释的，经常一起形成于CMOS装置中的P型与N型晶体管可展现有关于硅化物区的形成的不同行为。因此，对于两种晶体管类型，可选定共同的目标深度xs，其中各别的修改的掺杂物质分布可导致对应金属硅化物区之形成之均匀度增加。在其它的具体实施例中，不同的目标深度xs或不同的晶体管类型可视为适当的，且对于各种不同的晶体管类型，可以不同的方式进行用于形成修改的掺杂物质分布的注入顺序，以下将加以描述。
图3系概要地图标具有两个不同类型之晶体管310与350形成于其中的半导体装置300，所述晶体管310与350可能分别需要有不同的目标深度xs与ys的金属硅化物区。在图3中，该晶体管310可包含深漏极和源极区314以及对应的延伸区314a，其中可修改沿着深度方向的掺杂物质分布，如先前在描述图2b至2f时所作的说明。亦即，漏极和源极区314在目标深度xs的掺杂物质浓度系增加。此外，可用掩模覆盖晶体管310，例如光刻胶掩模(resist mask)323，以保护在注入工艺324期间的晶体管310，该注入工艺324系设成以在目标深度ys处或其附近的掺杂物质分布有增加的掺杂物质浓度的掺杂物质分布而在晶体管350中形成对应的深漏极和源极区。关于该注入工艺324，所应用的标准可与先前在描述注入221(图2d)时所使用的相同。在形成深漏极和源极区于晶体管350中之后，可进行对应的退火循环(anneal cycle)且可继续进一步加工，如在描述图2e时所作的说明。亦即，可沉积难熔金属层，具有厚度足以消耗硅至少下达目标深度ys。因此，可进行共同的硅化工艺，特别是当晶体管310的修改的掺杂物质分布(具有较浅的目标深度xs)大体使硅化物前沿保持在xs处或其附近时，而第二晶体管350的硅化物前沿可前进下达目标深度ys。结果，当需要不同类型的晶体管时，由于光刻胶掩模323的形成在习知工艺流程中是标准的程序，这对于形成用于不同晶体管类型的金属硅化物区，提供较高程度的工艺弹性而不会额外增加工艺的复杂度。
图4系概要地图标有晶体管组件410形成于其上的半导体装置400，其中系以沉积或扩散导入至少部份的掺杂物质。该晶体管410包含有间隔件组件416形成于其上的栅极415，毗邻于所述间隔件组件416，形成有外延成长的含硅半导体区424。此外，图标目标深度xs，在其必须形成有金属硅化物区的界面。应了解，目标深度xs也可位于主动区412内，该主动区412是在形成区424之前形成于衬底401内。原则上，可根据先前在描述图1a与图2c至2f时所说明的工艺技术形成该晶体管410，其中，在形成深漏极和源极区之前，可用明显习知的选择性外延成长技术形成所述区424，其中可添加特定的掺杂物质物种于沉积环境(deposition atmosphere)以设置所述区424为掺杂区。取决于用来控制选择性外延成长工艺之沉积环境的工艺参数，可调整所希望的垂直掺杂物质分布。例如，由于给定沉积配方的沉积速率为习知，基于目标深度xs，可控制掺杂物质前体(dopant precursor)的添加。例如，用指定掺杂物质物种在目标深度xs可产生高度定域的浓度尖峰。为此目的，当到达目标深度xs时，在选择性外延成长工艺的沉积环境中可产生掺杂物质前体的对应爆发式发放(burst)。如果极端定域的浓度尖峰是所希望的，可对应地调整所述工艺参数以便适当地降低沉积速率，至少在沉积材料于目标深度xs的“附近”期间。在其它的具体实施例中，在外延成长之区424内可产生大体均匀的掺杂物质浓度，而且通过特别设计的离子注入工艺可得到在深度方向所需的掺杂物质分布的修改，也请参考在描述图2d时关于离子注入221所作的说明。在其它的具体实施例中，增加之掺杂物质浓度的精确位置，亦即，目标深度xs，可能必须形成于主动区412内。在此情况下，通过任何适当的技术，例如各向同性蚀刻或各向异性蚀刻，可使区412凹陷而毗邻于间隔件组件416。在一示范具体实施例中，可用可高度控制的方式进行氧化工艺，且可用明显习知有高度选择性以及控制性良好的湿式化学蚀刻技术去除二氧化硅，从而用可高度控制的方式形成凹处424a。之后，可以与上述相同的方式进行用于形成区424的外延成长工艺，其中此时目标深度xs可位于凹处424a内，从而使所希望的掺杂物质物种有高度定域的掺杂物质浓度尖峰。
在完成用于形成区424的选择性外延成长工艺后，视需要可进行进一步的注入工艺以形成具有装置需求所需之垂直延伸部份的深漏极和源极区。可进行退火工艺以活化由视需要之离子注入步骤所导入的掺杂物质。应了解，当凹处424a形成时可省略用于形成深漏极和源极区的额外注入工艺，且可基于控制选择性外延沉积环境中的掺杂物质前体浓度而大体完全建立掺杂物质分布。在此情况下，可省略退火工艺，因为掺杂物质原子通常都处于晶格内位置(lattice site)。之后，用明显习知的高度选择性蚀刻技术可去除间隔件416，且然后可进行对应注入顺序以形成毗邻于栅极415的延伸区。之后，可形成其它的间隔件组件，例如间隔件416，且可用与先前在描述图2f时相似的方式形成金属硅化物区。
在此硅化工艺期间，在目标深度xs处或其附近的高度定域增加的掺杂物质浓度系提供金属硅化物界面的强化“定域”，从而增强晶体管410的整体特性。此外，由于在目标深度xs处或其邻近可置放极高且极其定域的掺杂物质浓度的适当掺杂物种，可将浓度尖峰的“阻障”效应调整为极端明显而大体不会显著影响整体的“电性”掺杂物质分布。
结果，本发明提供一种用于形成金属硅化物的增强技术而能减少在金属硅化物与其余半导体区之界面处的不均匀度，从而改善晶体管组件的效能。通过修改深漏极和源极区内的垂直掺杂物质分布可达成改良的金属硅化物特性，其中在金属硅化物界面的目标深度或其附近产生增加的掺杂物质浓度，该处也可能形成“阻障”掺杂物质浓度。阻障浓度会明显影响扩散率，且从而影响在金属硅化物形成工艺期间的反应速度。用特别设计的注入顺序及/或通过基于外延沉积工艺而导入掺杂物质，可形成该阻障掺杂物质浓度，该注入顺序可包含一个或多个注入步骤。不论产生增加之掺杂物质浓度的方式为何，可使用有不同或相同导电性类型的不同掺杂物质物种。如果使用不同的导电性类型，可使影响金属扩散率的掺杂物质浓度与电性有效的掺杂物质浓度去耦合(至少至某一程度)，从而在设计大体与晶体管电性效能无关的阻障浓度时提供更高的弹性。
以上所揭示的特定具体实施例都只作图解说明用，显然对熟谙此艺者而言，在熟悉本文的教导后，可用不同但等效的方式修改及实施本发明。例如，可用不同的次序进行以上所提及的工艺步骤。此外，除了以下权利要求书中所描述的以外，不希望本发明受限于本文所揭示之结构或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例，而且所有此类变化都视为仍在本发明的范畴与精神内。因此，在此列出以下权利要求书的申请项恳请保护。

Claims (13)

1.一种方法，包含：
确认待形成于含硅半导体区212中的金属硅化物区的目标深度，该含硅半导体区形成于衬底201之上；
基于该目标深度，沿着该含硅半导体区的深度方向，在该含硅半导体区中形成掺杂物质分布，从而在该目标深度附近得到掺杂物质浓度的局部最大值；以及
基于该目标深度形成该金属硅化物区217。
2.如权利要求1所述的方法，其中形成该掺杂物质分布的步骤包含进行离子注入工艺，其中控制注入剂量及能量大体产生该掺杂物质分布。
3.如权利要求2所述的方法，其中该离子注入工艺包含至少一个第一注入步骤，该第一注入步骤使用第一导电性类型的第一掺杂物质物种。
4.如权利要求3所述的方法，其中该掺杂物质分布大体取决于该第一掺杂物质物种。
5.如权利要求3所述的方法，其中该离子注入工艺包含至少一个第二注入步骤，该第二注入步骤使用与该第一掺杂物质物种不同的第二掺杂物质物种，其中所述第一与第二掺杂物质物种大体决定该局部最大值。
6.如权利要求1所述的方法，其中形成该掺杂物质分布的步骤包含通过沉积与扩散中的至少其中之一导入掺杂物质物种。
7.如权利要求1所述的方法，其中包含该掺杂物质分布的该含硅半导体区212代表场效应晶体管200的漏极区214与源极区214中的至少其中之一。
8.如权利要求1所述的方法，其中形成该金属硅化物区217的步骤包含于该含硅半导体区212之上沉积难熔金属层222以及热处理该衬底201，从而开始金属扩散以形成该金属硅化物217。
9.如权利要求8所述的方法，其中是控制该难熔难熔金属层的厚度、该热处理的温度、以及该热处理的持续时间中的至少一项，从而使硅化物成长大体停止于该目标深度。
10.一种方法，包含：
对于待形成于一个或多个衬底301上的第一指定晶体管类型310的漏极和源极区，确认金属硅化物区的第一目标深度；
基于该第一目标深度，以有关于一个或多个衬底的深度方向的掺杂物质分布，在该一个或多个衬底上形成该第一指定晶体管类型的所述漏极和源极区，从而在接近该第一目标深度时，得到随着深度增加而增加的掺杂物质浓度；以及
基于该第一目标深度，在该第一指定晶体管类型310的所述漏极和源极区中形成该金属硅化物区。
11.如权利要求10所述的方法，其中形成该金属硅化物区的步骤包含在形成于该一个或多个衬底上的含硅半导体区之上沉积难熔金属层222以及热处理该一个或多个衬底，从而开始金属扩散以形成该金属硅化物。
12.如权利要求11所述的方法，其中控制该难熔金属层222的厚度、该热处理的温度、以及该热处理的持续时间中的至少一项，从而使该硅化物成长大体停止于该第一目标深度。
13.如权利要求10所述的方法，还包含：
确认第二金属硅化物区的第二目标深度，该第二金属硅化物区是待形成于第二指定晶体管类型350的漏极和源极区中，该漏极区和源极区是待形成于该一个或多个衬底上；
基于该第二目标深度，以有关于该一个或多个衬底的该深度方向的第二掺杂物质分布，形成该第二指定晶体管类型350的所述漏极和源极区，从而在接近该第二目标深度时，得到随着深度增加而增加的第二掺杂物质浓度；以及
在该第二指定晶体管类型350的所述漏极和源极区中形成该第二金属硅化物区，从而使金属硅化物成长大体停止于该第二目标深度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103477439A (zh) * 2010-09-06 2013-12-25 松下电器产业株式会社 半导体装置及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101393308B1 (ko) * 2008-01-30 2014-05-12 삼성전자주식회사 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법
DE102008035809B3 (de) * 2008-07-31 2010-03-25 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verringern der Silizidungleichmäßigkeiten in Polysiliziumgateelektroden durch eine dazwischenliegende Diffusionsblockierschicht
US8470700B2 (en) * 2010-07-22 2013-06-25 Globalfoundries Singapore Pte. Ltd. Semiconductor device with reduced contact resistance and method of manufacturing thereof
CN112106186A (zh) 2018-07-05 2020-12-18 应用材料公司 硅化物膜成核

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037232A (en) * 1997-09-15 2000-03-14 Advanced Micro Devices Semiconductor device having elevated silicidation layer and process for fabrication thereof
US6156615A (en) * 1998-09-30 2000-12-05 Advanced Micro Devices, Inc. Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions
US20020031909A1 (en) * 2000-05-11 2002-03-14 Cyril Cabral Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets
JP2002043564A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp サリサイドトランジスタの製造方法、半導体記憶装置および半導体装置
US6555880B2 (en) * 2001-06-07 2003-04-29 International Business Machines Corporation Self-aligned silicide process utilizing ion implants for reduced silicon consumption and control of the silicide formation temperature and structure formed thereby
US6858506B2 (en) * 2002-08-08 2005-02-22 Macronix International Co., Ltd. Method for fabricating locally strained channel
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
JP3840198B2 (ja) * 2003-04-28 2006-11-01 株式会社東芝 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103477439A (zh) * 2010-09-06 2013-12-25 松下电器产业株式会社 半导体装置及其制造方法
CN103477439B (zh) * 2010-09-06 2014-12-10 松下电器产业株式会社 半导体装置及其制造方法

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