CN101187819A - 调节电路中阈值电压的结构和方法 - Google Patents

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Abstract

一种用于补偿由于制程变化而导致的阈值电压变化的结构和方法。该结构包括被分为小块的电路，所述小块具有与制程变化相关的特性长度相对应的预定尺寸，局部电路位于每个电路小块中，且参考信号耦合到每个局部电路。局部电路响应于参考信号产生补偿信号，从而将各个小块的电参数调整为预定的值。

Description

调节电路中阈值电压的结构和方法
技术领域
本发明涉及一种半导体集成电路和用于补偿半导体集成电路的器件制程变化，即FET阈值电压(Vt)变化的方法。
背景技术
在形成电路过程中通常考虑制程变化来设计半导体集成电路。具体地说，假定制程变化，如此设计半导体集成电路，即它们在假定范围的制程变化内以理想的性能可靠地工作。然而，因为很难假定器件的性能变化，所以设计半导体集成电路所需的时间周期增加，必须给出使半导体集成电路在最差情形中工作的时间裕度，由此设计的半导体集成电路性能降低。最近提出了能补偿半导体集成电路的器件性能变化的变化补偿电路，从而能使半导体集成电路表现出恒定的性能级别。
FET的阈值电压变化一般是一种由于快速热退火(RTA)的芯片内变化而产生的器件性能变化。因为器件制造变化是半导体器件的物理结构变化和化学组分的结果，所以由于不能完全消除制造误差，这些变化根本不能避免。
在模拟电路中通常利用电流镜来在芯片周围和之内的区域中精确再现参考电压和电流。尽管阈值电压(Vt)必须跨过芯片匹配，但公知的的是，由于RTA导致的大范围的芯片内制程变化，存在大范围的Vt失配。公知的方案试图尽可能地保持晶体管的局部环境相同，并使用物理上较大的晶体管来努力使失配最小化。因为这些大范围的失配方案一般需要作用于非常大的区域上，所以发现这些方案惊人地昂贵。
发明内容
依照本发明的一个方面，一种结构包括被分为小块的电路，所述小块具有与制程变化相关的特性长度的一小部分相对应的预定尺寸，局部电路位于每个电路小块中，且参考信号耦合到每个局部电路。局部电路响应于参考信号产生补偿信号，从而将各个小块的电参数调整为预定的值。
依照本发明的另一个方面，一种用于调节电路中阈值电压的方法，其中在所述电路上具有制程变化，该方法包括将电路分为多个小块，调节每个小块中的局部阈值。
此外，在本发明的另一个方面中，一种具有长度方向变化的参数的电路，包括多个小块、耦合到每个小块的至少一个调节器、耦合到所述至少一个调节器每一个的参考信号，所述至少一个调节器构造并设置成给每个小块传送信号，从而长度方向变化的该参数对应于参考信号的值。
附图说明
图1图解了依照本发明的被分为物理小块的电路；
图2a和2b分别图解了用于补偿nFET和pFET局部阈值电压的调节器；
图3a和3b分别图解了用于补偿nFET和pFET局部阈值电压的可选择的调节器；和
图4a和4b分别图解了用于补偿nFET和pFET局部阈值电压的另一可选择的调节器。
具体实施方式
本发明涉及一种电路，其构造并设置成对局部制程环境采样并调整本体偏压，从而在芯片内保持与“主晶体管”匹配的阈值电压，这能够使需要精确Vt匹配的电路，即电流镜精确工作。依照本发明的一个实施方案，阱栅(well grid)被分为小块，这些小块是期望RTA长度尺寸的一小部分，如尺寸的一半(例如线性尺寸)，并给每个小块耦合至少一个电压调节器。依照本发明另一个实施方案，小块尺寸例如为2mm×2mm，用于阻止RTA。
如图1中所示，显示了集成电路芯片10，其中例如由于在形成芯片10过程中由RTA导致的大范围的芯片内制程变化，晶体管阈值电压Vt中的系统整体变化在距离上缓慢变化。因而，阈值的变化具有长度比例，从而公知的是跨过芯片10产生Vt失配和变化。因此，芯片10被分为多个小块11，其几何形状例如对应于RTA长度比例的线性尺寸(和物理范围)的一半，例如2mm×2mm。通过小块11的每行12，13施加全局Vt ref信号。然而，由于上述Vt失配，每个小块中的局部Vt从全局Vt ref值变化。因此，每个小块11都包括至少一个调节器14，优选包括两个调节器，该调节器耦合到局部阱(或背栅)偏置栅极(bias grid)。在该点上，调节器14关注局部Vt与全局Vt ref值之间的变化，从而通过产生阱偏压(或本体偏压)补偿该电路的变化，从而使局部Vt与全局Vt ref值相同。
此外，根据设计者希望的阈值电压的误差和指定的变化速度R来确定小块11的几何形状。在该点上，小块的尺寸×R小于或等于该希望的误差。如上所述，本发明典型的实施方案利用2mm×2mm的小块尺寸。
依照本发明典型的实施方案，每个小块11都包括至少一个用于修正小块局部Vt的调节器14。如图2a中所示，调节器20耦合到小块11”，从而将小块11”的局部Vt修正到与全局Vt ref值相同。图2a中的调节器20设置作为nFET本体电压的扩散电阻器。如图所示，放大器21通过电阻器22在“-”输入端接收全局Vt ref，通过晶体管23在“+”输入端接收局部Vt。此外，任何常规电流源的电流源28耦合到放大器21的“+”输入端，放大器21的输出端通过电阻器24反馈到“+”输入端。通过跨过耦合到Vss的电阻器25的压降建立局部Vt，放大器21的输出端耦合到小块11”的nFET26和27，从而调整阱或本体偏压Vb，从而使Vt与全局Vt ref值相同。尽管该典型实施方案用于nFET，但应当理解，在小块11中可使用pFET的第二个调节器，或者根据nFET偏压局部推断pFET的值。就是说，通过测量nFET的偏差，可合理预测pFET变化所必需的补偿。
除了电流源28和放大器21之外，以与模拟电路设计中熟练技术人员一致并熟悉的方式设计包含电阻器22，23，24和25的电路细节，从而实现对晶体管26和27进行Vt调整的修正级别。特别是，通过电阻器24与电阻器23的比率来放大响应于制程变化的电阻器25处的电压变化，并通过本体效应系数(body effect coefficient)dVt/dVb，即Vt中的变化除以本体偏压Vb中的变化，将其转换为晶体管26中的Vt变化。因而，如果例如跨过电阻器25的电压变化10mV对应于晶体管26处所需的30mV的Vt调整，则与电阻器24和电阻器23的比率对应的因素×dVt/dVb×1omV必须等于30mV。
当用第二个全局Vt ref和互补调节器调整pFET时，可使用图2b中所示的调节器20’。调节器20’耦合到小块11”，从而将小块11”的局部Vt修正为与全局Vt ref值相同。图2b中的调节器20'设置作为用于pFET本体电压的扩散电阻器调节器。如图所示，放大器21’通过电阻器22’在“-”输入端接收全局Vt ref，通过电阻器23’在“+”输入端接收局部Vt。此外，任何常规电流源的电流源28'耦合到放大器21’的“+”输入端，放大器21’的输出端通过电阻器24'反馈到“+”输入端。通过跨过耦合到Vdd的电阻器25’的压降建立局部Vt，放大器21’的输出端耦合到小块11”的pFET26'和27’，从而调整阱或本体偏压Vb，以使Vt与全局Vt ref值相同。
在图3a所示的可选择的实施方案中，调节器30耦合到小块11，从而将小块11的局部Vt修正为与全局Vtref值相同。图3a中的调节器30设置作为用于nFET本体电压的驱动电流调节器。如图所示，放大器31通过电阻器32在“-”输入端接收全局Vt ref，通过电阻器33在“+”输入端接收局部Vt。此外，任何常规电流源的电流源38耦合到放大器31的“+”输入端，放大器31的输出端通过电阻器34反馈到“+”输入端。通过耦合到Vss的参考晶体管35建立局部Vt，放大器31的输出端耦合到小块11的nFET36和37，从而调整阱或本体偏压Vb，以使Vt与全局Vtref值相同。
除了电流源38和放大器31之外，以与模拟电路设计中熟练技术人员一致并熟悉的方式设计包含电阻器32，33，和24的电路细节，从而实现对晶体管36和37进行Vt调整的修正级别。特别是，通过电阻器34与电阻器33的比率来放大响应于制程变化的电阻器35处的电压变化，并通过本体效应系数(body effect coefficient)dVt/dVb，即Vt中的变化除以本体偏压Vb中的变化，将其转换为晶体管36中的Vt变化。因而，如果例如跨过电阻器35的电压变化20mV对应于晶体管36处所需的30mV的Vt调整，则与电阻器34和电阻器33的比率对应的因素×dVt/dVb×20mV必须等于30mV。
作为典型的实施方案，该可选择的实施方案用于nFET。应当理解，在小块11中可使用用于pFET的第二个调节器，或者根据nFET偏压局部推断pFET的值。就是说，通过测量nFET的偏差，可合理预测pFET变化所必需的补偿。
当用第二个全局Vt ref和互补调节器调整pFET时，可使用图3b中所示的调节器30’。调节器30’耦合到小块31’，从而将小块11的局部Vt修正为与全局Vt ref值相同。图3b中的调节器30’设置作为用于pFET本体电压的驱动电流调节器。如图所示，放大器31’通过电阻器32’在“-”输入端接收全局Vt ref，通过电阻器33’在“+”输入端接收局部Vt。此外，任何常规电流源的电流源38'耦合到放大器31’的“+”输入端，放大器32’的输出端通过电阻器34’反馈到“+”输入端。通过耦合到Vdd的参考晶体管35’建立局部Vt，放大器31’的输出端耦合到小块31’的pFET36'和37’，从而调整阱或本体偏压Vb’，以使Vt与全局Vt ref值相同。
在另一个变形的典型实施方案中，在小块中设置FET来调节局部Vt。如图4a中所示，调节器40由耦合到小块41的全局Vt ref，局部Vt以及地的nFET42组成。此外，任何常规电流源的电流源48耦合到局部Vt，并由此耦合到小块41的nFET46和47，从而调整阱或本体偏压Vb’，以使Vt与全局Vt ref值相同。
当用第二个全局Vt ref和互补调节器调整pFET时，可使用图4b中所示的调节器40’。调节器40’由耦合到小块41’的全局Vt ref，局部Vt以及地的pFET42’组成。任何常规电流源的电流源48'耦合到局部Vt，并由此耦合到pFET46’和47’，从而调整阱或本体偏压Vb’，以使Vt与全局Vt ref值相同。
应当注意，本发明可用在芯片内部和芯片间的排列中。
如上所述的电路是集成电路芯片涉及的一部分。以绘图计算机编程语言产生芯片设计，并将其存储在计算机存储介质(例如盘、带、物理硬盘驱动器、或虚拟硬盘驱动器，如存储在存储访问网络中)。如果设计者不制造芯片或者用于制造芯片的光刻掩模，则设计者通过物理方式(如通过提供存储有设计的存储介质的拷贝)或者电子方式(例如通过互联网)直接或间接将最终的设计传送给这些机构。然后将存储的设计转换为适当的形式(例如，GDSII)，用于制造光刻掩模，光刻掩模一般包括形成在晶片上的芯片设计的多个副本。利用光刻掩模确定晶片(和/或其上的层)将要被蚀刻或进行其他处理的区域。此外，在制造集成电路芯片过程中也利用如上所述的工序。
生产者以原料晶片形式(就是说，作为具有多个未封装芯片的单个晶片)、作为裸芯、或者以封装的形式分配最终的集成电路芯片。在后一种情形中，芯片被装配在单芯片封装体中(例如塑料载体，其具有固定到母板或其他高级载体的引线)或者多芯片封装体中(例如瓷载体，其具有表面互联线或隐藏互联线之一或者两者)。在任何情形中，作为(a)中间产品，如母板，或(b)最终产品的一部分，芯片可与其他芯片、离散电路元件、和/或其他信号处理器件进行集成。最终产品可以是任何产品，包括集成电路芯片，范围从玩具和其他低端应用到具有显示器、键盘或其他输入器件的高级计算机产品、以及中心处理器。
尽管以优选实施方案的形式描述了本发明，但本领域普通技术人员应当认识到，在所附权利要求的精神和范围内可以对本发明进行修改。

Claims (20)

1.一种结构，包括：
被分为小块的电路，所述小块具有与制程变化相关的特性长度相对应的预定的物理尺寸；
位于每个电路小块中的局部电路；和
耦合到每个局部电路的参考信号，
其中所述局部电路响应于所述参考信号产生补偿信号，从而将各个小块的电参数调整为预定的值。
2.根据权利要求1所述的结构，其中各个小块的电参数被调整为具有大致等于参考信号值的一个值。
3.根据权利要求1所述的结构，其中所述局部电路包括电压调节器电路，所述参考信号包括全局参考Vt信号。
4.根据权利要求1所述的结构，其中小块的尺寸是快速热退火工序的物理范围的一半。
5.根据权利要求1所述的结构，其中小块具有2mm×2mm的尺寸。
6.一种用于调节电路中阈值电压的方法，其中在所述电路上具有制程变化，该方法包括：
将电路分为多个小块；
调节每个小块中的局部阈值。
7.根据权利要求6所述的方法，其中局部阈值电压被调节为与电路的全局阈值电压参考值相对应。
8.根据权利要求6所述的方法，其中根据与电路上产生变化的工序相关的特性尺寸来确定小块的尺寸。
9.根据权利要求8所述的方法，其中当导致变化的工序是快速热退火时，小块的尺寸确定为快速热退火工序的物理范围的一半。
10.根据权利要求9所述的方法，其中小块具有2mm×2mm的尺寸。
11.根据权利要求6所述的方法，其中所述调节包括：产生阱偏压，从而局部阈值电压与全局阈值电压参考值相同。
12.根据权利要求6所述的方法，进一步包括将每个小块耦合到至少一个调节器。
13.根据权利要求12所述的方法，其中所述至少一个调节器包括用于nFET的调节器和用于pFET的调节器。
14.根据权利要求12所述的方法，其中所述至少一个调节器仅包括用于nFET或pFET之一的调节器，所述方法进一步包括从调节器的偏压推断nFET或pFET中另一个的局部阈值电压。
15.一种具有长度方向变化的参数的电路，包括：
多个小块；
耦合到每个小块的至少一个调节器；
耦合到所述至少一个调节器每一个的参考信号；和
所述至少一个调节器构造并设置成给每个小块传送信号，从而上述长度方向变化的参数对应于参考信号的值。
16.根据权利要求15所述的电路，其中根据产生所述长度方向变化的工序来确定小块的尺寸。
17.根据权利要求15所述的电路，其中小块具有2mm×2mm的尺寸。
18.根据权利要求15所述的电路，其中所述至少一个调节器包括用于每个小块的nFET的调节器和用于每个小块的pFET的调节器。
19.根据权利要求15所述的电路，其中所述至少一个调节器仅包括用于nFET或pFET之一的调节器，所述电路进一步包括用于从由调节器传送的信号推断nFET或pFET中另一个的随长度方向变化的参数。
20.根据权利要求15所述的电路，其中所述参数包括阈值电压，所述参考信号是电路的全局阈值电压参考值，由所述至少一个调节器传送的信号是阱偏压，从而每个小块的局部阈值电压与全局阈值电压参考值相同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110061741A (zh) * 2018-01-19 2019-07-26 株式会社索思未来 半导体集成电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5599983B2 (ja) * 2009-03-30 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20100321094A1 (en) * 2010-08-29 2010-12-23 Hao Luo Method and circuit implementation for reducing the parameter fluctuations in integrated circuits
FR2988239A1 (fr) * 2012-03-16 2013-09-20 Converteam Technology Ltd Procede de compensation des tolerances de fabrication d'au moins un parametre electrique d'un transistor de puissance et systeme associe
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
KR102282192B1 (ko) 2015-07-23 2021-07-27 삼성전자 주식회사 미스매치 검출 및 보상 회로를 갖는 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4723108A (en) 1986-07-16 1988-02-02 Cypress Semiconductor Corporation Reference circuit
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
FR2717918B1 (fr) * 1994-03-25 1996-05-24 Suisse Electronique Microtech Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos.
US5883544A (en) * 1996-12-03 1999-03-16 Stmicroelectronics, Inc. Integrated circuit actively biasing the threshold voltage of transistors and related methods
JP3052894B2 (ja) 1997-06-04 2000-06-19 日本電気株式会社 半導体集積回路の性能ばらつき補償方法および回路
US6097242A (en) * 1998-02-26 2000-08-01 Micron Technology, Inc. Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits
US6147508A (en) * 1998-08-20 2000-11-14 International Business Machines Corp. Power consumption control mechanism and method therefor
US6313691B1 (en) * 1999-02-17 2001-11-06 Elbrus International Limited Method and apparatus for adjusting the static thresholds of CMOS circuits
JP2004165649A (ja) * 2002-10-21 2004-06-10 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7296251B2 (en) 2004-05-25 2007-11-13 International Business Machines Corporation Method of physical planning voltage islands for ASICs and system-on-chip designs

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110061741A (zh) * 2018-01-19 2019-07-26 株式会社索思未来 半导体集成电路
CN110061741B (zh) * 2018-01-19 2023-05-16 株式会社索思未来 半导体集成电路

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US7667527B2 (en) 2010-02-23
US20080116962A1 (en) 2008-05-22

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