CN101183863A - 延时锁相电路 - Google Patents
延时锁相电路 Download PDFInfo
- Publication number
- CN101183863A CN101183863A CN 200710185417 CN200710185417A CN101183863A CN 101183863 A CN101183863 A CN 101183863A CN 200710185417 CN200710185417 CN 200710185417 CN 200710185417 A CN200710185417 A CN 200710185417A CN 101183863 A CN101183863 A CN 101183863A
- Authority
- CN
- China
- Prior art keywords
- circuit
- delay
- time
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
本发明公开了一种延时锁相电路，它涉及通信领域中对时钟信号进行延时处理的数字信号处理电路。它包括延时测试电路和延时锁相输出电路。本电路可以实现对已有确定时钟的较精确延时时间的计算，又可以实现对不确定时钟的较精确相对时间的计算，能够准确进行高速串行数据到并行数据的转换。本发明的延时锁相电路与通用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK。本发明具有速度高、功耗低和集成度高等优点，特别适用于通信领域中的高精度延时电路。
Description
技术领域
本发明涉及通信领域中的一种延时锁相电路，特别适用于高速串行数据处理中的高精度延时电路，如LCD时序控制电路。
背景技术
现有情况下，当高速串行数据传输到芯片内部时，往往需要将高速串行数据转换成并行数据进行处理，转换过程中，需要对数据进行采样，如果时钟精度不够，则会导致数据丢失，影响到信号传输的可靠性，因此，时钟的精度就决定了高速串行数据是否能被正确采集。
基于这种背景技术条件下，本发明提出一种较高精度延时锁相电路的设计，用DLL(延时锁相电路)对数据进行采样，本电路用数字电路实现算法，用模拟电路作延时电路来实现。
发明内容
本发明所要解决的技术问题就是提供一种将高速串行数据转换成并行数据的延时锁相电路(DLL：Delay lock line)，本发明还具有转换速度高、功耗低和集成度高等特点。
本发明的目的是这样实现的：
本发明包括延时测试电路100、延时锁相输出电路200，所述的延时测试电路100输出控制总线与延时锁相输出电路200连接，时钟信号输入至延时测试电路100，生成一系列计数器的计数控制信号输出到延时锁相输出电路200；被延时信号或时钟信号输入至延时锁相输出电路200，锁相输出电路200根据计数控制信号进行延时，输出延时信号。
本发明延时测试电路100包括由延时锁相模块301、触发器302-1至302-3、与非门303构成的延时电路300和由算法电路401、逻辑控制电路402构成的延时计算电路400，其中时钟信号输入至逻辑控制电路402，逻辑控制电路402通过控制总线分别与算法电路401、延时锁相输出电路200连接，与非门303的出端与逻辑控制电路402入端连接，逻辑控制电路402根据与非门303输出的检测信号生成一系列计数控制信号，分别输入至算法电路401、延时锁相输出电路200；算法电路401通过控制总线与延时锁相模块301连接，算法电路401激励信号输出端与延时锁相模块301、触发器302-1、与非门303的入端并接，算法电路401通过控制总线控制延时锁相模块301的延迟时间，算法电路401将产生的激励信号输出至延时锁相模块301、触发器302-1、与非门303；延时锁相模块301的出端与触发器302-1至302-3的入端CK并接，触发器302-1的出端与触发器302-2、与非门303的入端并接，触发器302-2的出端与触发器302-3、与非门303的入端并接，延时锁相模块301输出激励信号至触发器302-1至302-3的CK端，算法电路401输出激励信号至触发器302-1的D端，激励信号由触发器302-1的Q端输出到触发器302-2的D端，激励信号由触发器302-2的Q端输出到触发器302-3的D端，激励信号由触发器302-2的Q端输入到与非门303的入端，与非门303输出检测信号。
本发明延时锁相输出电路200包括由延时单元500-1至500-N-1构成的N极大延时单元电路500和由输出单元600-1至600-N-1构成的输出单元电路600，N为大于1的自然数，延时单元500-1至500-N-1的各个入端与延时测试电路100连接，被延时信号或时钟依次串连连接延时单元500-1至500-N-1，延时单元500-1至500-N-1的各个出端分别与输出单元600-1至600-N-1的入端连接，延时单元500-1至500-N-1在延时测试电路100输入的计数控制信号的控制下对被延时信号或时钟进行延时输出至输出单元600-1至600-N-1，输出单元600-1至600-N-1输出所需的延时信号。
本发明算法电路401采用除法和平均分布算法。
本发明与背景技术相比，具有如下优点：
(1)本发明采用延时锁相电路200可以实现对已有确定时钟的较精确延时时间的计算，又可以实现对不确定时钟的较精确相对时间的计算，例如时钟周期的1/N，2/N，…(N-1)/N的延时。
(2)本发明各部件采用专用集成电路来实现，与通用的CMOSLogic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK，因此本发明具有速度高、功耗低和集成度高等优点。
附图说明
图1是本发明的电原理方框图。
图2是本发明延时测试电路100的电原理方框图。
图3是本发明延时锁相输出电路200的电原理方框图。
图4是本发明延时测试电路100中时钟信号(CLK)与激励信号(shot)的时序图。
图5是本发明延时测试电路100中激励信号(shot)延迟到1个时钟周期时的时序图。
具体实施方式
参照图1至图5，本发明包括延时测试电路100、延时锁相输出电路200，图1是本发明的电原理方框图，实施例按图1连接线路。时钟信号输入至延时测试电路100，生成一系列计数器的计数控制信号输出到延时锁相输出电路200，被延时信号或时钟信号输入至延时锁相输出电路200，锁相输出电路200根据计数控制信号进行延时，输出延时信号。
本发明延时测试电路100包括由延时锁相模块301、触发器302-1至302-3、与非门303构成的延时电路300和由算法电路401、逻辑控制电路402构成的延时计算电路400，图2是本发明延时测试电路100的电原理方框图，实施例按图2连接线路。其中逻辑控制电路402根据与非门303输出的检测信号生成一系列计数控制信号，分别输入至算法电路401、延时锁相输出电路200，算法电路401通过控制总线控制延时锁相模块301的延迟时间，算法电路401将产生的激励信号输出至延时锁相模块301、触发器302-1、与非门303，延时锁相模块301输出激励信号至触发器302-1至302-3的CK端，算法电路401输出激励信号至触发器302-1的D端，激励信号由触发器302-1的Q端输出到触发器302-2的D端，激励信号由触发器302-2的Q端输出到触发器302-3的D端，激励信号由触发器302-2的Q端输入到与非门303的入端，与非门303输出检测信号。算法电路401采用除法和平均分布算法。
本发明延时锁相输出电路200包括由延时单元500-1至500-N-1构成的N极大延时单元电路500和由输出单元600-1至600-N-1构成的输出单元电路600，N为大于1的自然数，图3是本发明延时锁相输出电路200的电原理方框图，实施例按图3连接线路。延时单元500-1至500-N-1在延时测试电路100输入的计数控制信号的控制下对被延时信号或时钟进行延时输出至输出单元600-1至600-N-1，输出单元600-1至600-N-1输出所需的延时信号。N极大延时单元和输出单元都是相同的。以确保N极大延时单元的延迟时间是相同的。
本发明N极大延时单元500，包含权值为2n的(n＝0，1，2，3…)的延时单元500-1至500-N-1。该延时单元500-1至500-N-1由二选一电路分开，二选一电路单位由一个buffer构成。延时单元500-1至500-N-1的极数M根据延时时间T/N来决定。那么M根总线就是N极大延时单元500的时间计数总线。极数M通过仿真来选择，使得最快和最慢仿真条件都能满足要求。
如图2所示，时钟信号(CLK)作为延时测试电路100的输入，用算法电路401得到一个高电平宽度为一个时钟周期T的激励信号，图4是本发明延时测试电路100中时钟信号(CLK)与激励信号(shot)的时序图，激励信号的间隔有K个时钟周期，K可以由设计者设定。激励信号作为延时锁相模块301的输入。
本发明简要工作原理如下：当电路刚开始工作时，延时计算电路400中的计数器从0开始计数，对激励信号(shot)的延时小于一个时钟周期T，见图4时钟信号(CLK)与激励信号(shot)的时序图，用激励1(shot1)采shot的高电平，所以Q1为高，检测信号(DETECT)为低电平。
随着计数器计数值的增加，shot信号被延迟时间的渐渐增大。当shot1的上升沿被延迟过了shot的下降沿时，用shot1采shot信号的低电平，所以Q1为低，再经过2个计数后，3个触发器(DFF)302-1至302-3都输出低电平，这也是为了滤除可能的电压毛刺等错误动作。此时检测信号(DETECT)为高电平，图5是本发明延时测试电路100中激励信号(shot)延迟到1个时钟周期时的时序图，此时逻辑控制电路402记下此时的总计数值counter_all-N1，得到计数器计数总值counter_all-N1后，(counter_all-N1)/N就是N极延时每一级应该延时的最小延时单元段数。
把得到的每一级计数器的计数值输出到延时锁相输出电路，那么在N个输出端就得到了T/N，2T/N，3T/N，……(N-1)T/N延时的延时信号。
实施例本发明各电路部件采用相应的专用集成电路来实现，与通用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK，因此依据本发明制作的电路速度高、功耗低和集成度高。
Claims (4)
1.一种延时锁相电路，其特征在于：包括延时测试电路(100)、延时锁相输出电路(200)，所述的延时测试电路(100)输出控制总线与延时锁相输出电路(200)连接，时钟信号输入至延时测试电路(100)，生成一系列计数器的计数控制信号输出到延时锁相输出电路(200)；被延时信号或时钟信号输入至延时锁相输出电路(200)，锁相输出电路(200)根据计数控制信号进行延时，输出延时信号。
2.根据权利要求1所述的延时锁相电路，其特征在于：延时测试电路(100)包括由延时锁相模块(301)、触发器(302-1至302-3)、与非门(303)构成的延时电路(300)和由算法电路(401)、逻辑控制电路(402)构成的延时计算电路(400)，其中时钟信号输入至逻辑控制电路(402)，逻辑控制电路(402)通过控制总线分别与算法电路(401)、延时锁相输出电路(200)连接，与非门(303)的出端与逻辑控制电路(402)入端连接，逻辑控制电路(402)根据与非门(303)输出的检测信号生成一系列计数控制信号，分别输入至算法电路(401)、延时锁相输出电路(200)；算法电路(401)通过控制总线与延时锁相模块(301)连接，算法电路(401)激励信号输出端与延时锁相模块(301)、触发器(302-1)、与非门(303)的入端并接，算法电路(401)通过控制总线控制延时锁相模块(301)的延迟时间，算法电路(401)将产生的激励信号输出至延时锁相模块(301)、触发器(302-1)、与非门(303)；延时锁相模块(301)的出端与触发器(302-1至302-3)的入端(CK)并接，触发器(302-1)的出端与触发器(302-2)、与非门(303)的入端并接，触发器(302-2)的出端与触发器(302-3)、与非门(303)的入端并接，延时锁相模块(301)输出激励信号至触发器(302-1至302-3)的CK端，算法电路(401)输出激励信号至触发器(302-1)的D端，激励信号由触发器(302-1)的Q端输出到触发器(302-2)的D端，激励信号由触发器(302-2)的Q端输出到触发器(302-3)的D端，激励信号由触发器(302-2)的Q端输入到与非门(303)的入端，与非门(303)输出检测信号。
3.根据权利要求1所述的延时锁相电路，其特征在于：延时锁相输出电路(200)包括由延时单元(500-1至500-N-1)构成的N极大延时单元电路(500)和由输出单元(600-1至600-N-1)构成的输出单元电路(600)，N为大于1的自然数，延时单元(500-1至500-N-1)的各个入端与延时测试电路(100)连接，被延时信号或时钟依次串连连接延时单元(500-1至500-N-1)，延时单元(500-1至500-N-1)的各个出端分别与输出单元(600-1至600-N-1)的入端连接，延时单元(500-1至500-N-1)在延时测试电路(100)输入的计数控制信号的控制下对被延时信号或时钟进行延时输出至输出单元(600-1至600-N-1)，输出单元(600-1至600-N-1)输出所需的延时信号。
4.根据权利要求1或2所述的延时锁相电路，其特征在于：算法电路(401)采用除法和平均分布算法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200710185417 CN101183863A (zh) | 2007-12-18 | 2007-12-18 | 延时锁相电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200710185417 CN101183863A (zh) | 2007-12-18 | 2007-12-18 | 延时锁相电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101183863A true CN101183863A (zh) | 2008-05-21 |
Family
ID=39448972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200710185417 Pending CN101183863A (zh) | 2007-12-18 | 2007-12-18 | 延时锁相电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101183863A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286735B (zh) * | 2008-05-29 | 2010-06-02 | 锐迪科微电子（上海）有限公司 | 复位信号延时装置 |
| CN102571041A (zh) * | 2010-12-22 | 2012-07-11 | 上海华虹Nec电子有限公司 | 检测电路延时和时序的方法及采用该方法校准延时的方法 |
-
2007
- 2007-12-18 CN CN 200710185417 patent/CN101183863A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286735B (zh) * | 2008-05-29 | 2010-06-02 | 锐迪科微电子（上海）有限公司 | 复位信号延时装置 |
| CN102571041A (zh) * | 2010-12-22 | 2012-07-11 | 上海华虹Nec电子有限公司 | 检测电路延时和时序的方法及采用该方法校准延时的方法 |
| CN102571041B (zh) * | 2010-12-22 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 检测电路延时和时序的方法及采用该方法校准延时的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101349717B (zh) | 抖动测量装置及其方法 | |
| TWI538405B (zh) | 晶載內連線的時序校正 | |
| US8686773B1 (en) | In-system margin measurement circuit | |
| EP3647884B1 (en) | Circuit, method and related chip for time measurement, system, and device | |
| WO2016127357A1 (zh) | 一种基于fpga的时间数字变换器 | |
| EP1779217A1 (en) | Time measurement using phase shifted periodic waveforms | |
| CN104535918B (zh) | 一种跨时钟域同步器内部常数测试电路和方法 | |
| CN102611447B (zh) | 一种基于fpga的加噪信号同步时钟提取装置 | |
| CN113092858B (zh) | 一种基于时频信息测量的高精度频标比对系统及比对方法 | |
| CN103475362A (zh) | 基于过采样的无需时钟恢复的数据恢复电路 | |
| CN103592881A (zh) | 一种基于fpga的多路信号同步采样控制电路 | |
| CN101866165B (zh) | 基于现场可编程门阵列的回波飞行时间测量方法 | |
| CN102195638A (zh) | 一种低延时数字时钟分频方法 | |
| CN102175337B (zh) | 温度传感器 | |
| CN113917830B (zh) | 循环游标延时链电路、时间数字转换器和信号选取方法 | |
| CN113114226B (zh) | 一种基于fpga的混合架构时间数字转换方法 | |
| CN101183863A (zh) | 延时锁相电路 | |
| CN104113304A (zh) | 两相互不交叠时钟电路及其方法 | |
| CN108347245B (zh) | 时钟分频器 | |
| CN105306058A (zh) | 一种基于时钟调相的高速数字信号采集系统 | |
| CN105187053A (zh) | 一种用于tdc的亚稳态消除电路 | |
| CN107561918A (zh) | 基于fpga超宽带定位toa估计方法及装置 | |
| CN109443557A (zh) | 一种单光子脉冲到达时间探测装置 | |
| CN110729988A (zh) | 输出时钟抖动信号的电路、输出装置、检测系统及方法 | |
| CN213152037U (zh) | 一种高速低抖动数据同步鉴相器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080521 |