CN101178938A - 半导体存储器件 - Google Patents

Abstract

本发明实现了一种行选择电路小面积化并消除了制造时的曝光、刻蚀等的影响的半导体存储器件。其具备：字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上。与字线选择电路同样地，由NAND门NANDR(i)(i＝－1～m+2)和倒相器INVR(i)(i＝－1～m+2)构成伪字线电位固定电路。伪字线电位固定电路的输入与行地址信号连接，使得伪存储单元的字线始终成为非选择。由此，可使对全部字线进行选择驱动的电路的结构相同，可实现行选择电路的小面积化并消除制造时的曝光、刻蚀等的影响。

Description

半导体存储器件

技术领域

本发明涉及对适合于微细化的字线或位线的电位进行固定的半导体存储器件。

背景技术

作为抑制半导体存储器件的存储单元的形状分散性的手段，采用通过在存储器阵列的外周配置与存储单元相同的布局图形作为伪存储单元(pseudo memory cell)，从而利用存储单元与其它电路的布局图形的不同，以消除在存储器阵列外周部的存储单元中所产生的制造时的曝光、刻蚀等影响的方法。以下，一边参考附图，一边说明现有的半导体存储器件中的伪存储单元的配置和电位的固定方法。

图8是表示半导体存储器件的结构的方框图。图8所示的半导体存储器件由存储单元阵列1、输入电路2、行选择电路3、列选择电路10和写入/读出电路11构成。

存储单元阵列1的存储单元MC(i、j)(i＝1～m、j＝1～n)被配置成矩阵状，进而在它们的外周配置伪存储单元DC(i、j)(i＝-1～0、j＝-1～n+2、i＝m+1～m+2、j＝-1～n+2、i＝1～m、j＝-1～0、i＝1～m、j＝n+1～n+2)，分别连接于字线WL(i)(i＝-1～m+2)和位线BL(j)(-1～n+2)上。

输入电路2根据由多个地址构成的地址输入总线ADD和多个读出或写入的条件输入总线MODE的信号，向行选择电路3、列选择电路10和写入·读出电路11输出行地址总线ADDR、列地址总线ADDC和控制信号总线CONT。

行选择电路3以从输入电路2输出的行地址总线ADDR为输入，连接于字线WL(i)(i＝-1～m+2)上。根据行地址总线ADDR，使字线WL(i)(i＝1～m)之中的一条转移到选择状态，使其他条转移到非选择状态。另外，只连接伪存储单元的字线WL(i)(i＝-1、0、m+1、m+2)始终被固定在非选择状态。

列选择电路10以从输入电路2输出的列地址总线ADDC为输入，连接于位线BLj(j＝1～n)和写入·读出电路11上。该列选择电路10根据列地址总线ADDC的输入，使位线BLj(j＝1～n)之中成为写入或读出对象的位线BLj(j＝1～n)与写入·读出电路11之间为导通状态。只连接伪存储单元的位线BL(j)(j＝-1、0、n+1、n+2)始终被固定在非选择状态。

写入·读出电路11以控制信号总线CONT为输入，连接于列选择电路10上，在写入时将从数据输入输出DATAIO输入的数据经列选择电路10向由行选择电路3和列选择电路10选择的所希望的存储单元进行写入。另外，在读出时从由行选择电路3和列选择电路10选择的所希望的存储单元中经列选择电路10向数据输入输出DATAIO输出数据。

图9表示图8的半导体存储器件的行选择电路3的电路图。行地址总线ADDR由行地址信号组ADDRa、行地址信号组ADDRb和行地址信号组ADDRc构成，在各个行地址信号组之中仅使1个行地址选择信号为选择状态(H电平)，使其它信号为非选择状态(L电平)，其中，行地址信号组ADDRa由a条行地址选择信号构成，行地址信号组ADDRb由b条行地址选择信号构成，行地址信号组ADDRc由c条行地址选择信号构成。将3输入NAND门NANDR(i)(i＝1～m)的输入分别连接到构成行地址信号组ADDRa、ADDRb、ADDRc的各条信号线，以进行所希望的译码，将其输出分别连接到倒相器(inverter)INVR(i)(i＝1～m)的输入，倒相器INVR(i)(i＝1～m)的输出分别被连接到字线WL(i)(i＝1～m)。另外，2输入的NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输出分别连接到NAND门NANDR(i)(i＝-1、0、m+1、m+2)的一个输入、倒相器INVR(i)(i＝-1、0、m+1、m+2)的输入和倒相器INVRR(i)(i＝-1、0、m+1、m+2)的输入上，倒相器INVRR(i)(i＝-1、0、m+1、m+2)的输出连接于NAND门NANDR(i)(i＝-1、0、m+1、m+2)的另一输入上，倒相器INVR(i)(i＝-1、0、m+1、m+2)的输出分别连接于字线WL(i)(i＝-1、0、m+1、m+2)上。再有，在本例中，字线WL(i)(i＝-1～m+2)在“H”电平定为选择状态，在“L”电平定为非选择状态。

按照上述，为使仅配置伪存储单元的字线始终处于非选择状态，例如通过采用在专利文献1(特开昭63-116455号公报(特愿昭61-262324号))中公开的电位固定电路构成，从而构成电路的晶体管的栅极或构成逻辑门的晶体管的栅极能够以不直接与电源线或接地线连接的方式来构成。由此，即使通过微细化将栅氧化膜薄膜化，也可实现非选择状态，而栅氧化膜并不会因从半导体存储器件的外部施加的静电所造成的大幅度的电位变动而被击穿。

在上述现有技术的半导体存储器件中，有以下的问题。通常，为了缩小半导体存储器件的面积，对字线进行选择、驱动的电路必须分别在存储单元的节距内配置构成对字线进行选择、驱动的电路的全部逻辑门和倒相器，另外，与存储器阵列同样地作为消除制造时的曝光、刻蚀等影响的方法，必须使非选择性地固定伪字线的电位的电路和对伪字线以外的字线进行选择、驱动的各个电路全部为同一电路，进行同样的掩模布局(mask layout)。

然而，在上述现有技术的半导体存储器件中，将伪字线固定于非选择的电位的伪字线电位固定电路的结构相对于对伪字线以外的字线进行选择、驱动的字线选择电路的结构而言，由于逻辑门数目多，故有在存储单元的节距内难以对电路进行掩模布局，从而面积无法最小化的问题。另外，由于伪字线电位固定电路的结构与字线选择电路的结构不同，无法用同一掩模布局，故有无法消除制造时的曝光、刻蚀等的影响的问题。

发明内容

本发明的目的在于解决上述现有技术的问题，提供一种半导体存储器件，其中，构成将伪字线固定于非选择的电位的伪字线电位固定电路的逻辑门的栅极(gate)，可不直接连接于电源电位或接地电位上，而且可使伪字线电位固定电路的结构与对伪字线以外的字线进行选择、驱动的字线选择电路的结构相同，可实现行选择电路的小面积化，进而能消除制造时的曝光、刻蚀等的影响。

为了达到上述目的，第1发明的半导体存储器件具备：存储单元阵列，将连接于字线上的存储单元配置成矩阵状；伪存储单元，在行方向、列方向被配置成与存储单元阵列的外周相接，其结构与存储单元相同；字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上，与字线选择电路同样地构成伪字线电位固定电路，伪字线电位固定电路的输入与行地址信号连接，以使伪存储单元的字线始终成为非选择。

按照该结构，构成将伪存储单元的字线固定于非选择的电位的伪字线电位固定电路的逻辑门的栅极，可不直接连接于电源电位或接地电位上，而且可使伪字线电位固定电路的结构与字线选择电路的电路结构相同。这样，由于可使电路结构相同，所以可使掩模布局也相同，可实现字线选择电路的小面积化，并消除制造时的曝光、刻蚀等的影响。

第2发明的半导体存储器件是在第1发明中，行地址信号由仅仅单一的行地址选择信号成为选择状态的多个行地址信号组构成，字线选择电路和伪字线电位固定电路有多个输入，将伪字线电位固定电路的输入连接于同一行地址信号组的行地址选择信号上，而且将输入之中至少一个输入连接于与其它输入不同的行地址选择信号上。

按照该结构，可将伪字线固定于非选择的电位上，能取得与第1发明相同的效果。

第3发明的半导体存储器件是在第1发明中，行地址信号由仅仅单一的行地址选择信号成为选择状态的多个行地址信号组构成，字线选择电路和伪字线电位固定电路有多个输入，将伪字线电位固定电路的输入分别连接于不同的行地址信号组的行地址选择信号上，而且连接于伪字线电位固定电路的输入上的行地址选择信号之中的至少一个被连接成成为非选择。

按照该结构，可将伪字线固定于非选择的电位上，取得与第1发明相同的效果。另外，由于不将伪字线电位固定电路的输入集中连接到一个行地址选择信号上，可将布线的负载电容分散到多个行地址选择信号上，所以能取得可消除连接到伪字线电位固定电路上的行地址选择信号、与未连接到伪字线电位固定电路上的行地址选择信号的转换时间(Transition Time)的差异的效果。

第4～6发明的半导体存储器件是在第1～3的任意一个发明中，连接于伪字线电位固定电路的输入上的行地址信号为低位地址。

按照该结构，即使进行存储器容量的增减，也无需变更伪字线电位固定电路的输入的连接，故容易实现存储器容量的增减。

第7发明的半导体存储器件具备：存储单元阵列，将连接于字线和位线上的存储单元配置成矩阵状；伪存储单元，在行方向、列方向被配置成与存储单元阵列的外周相接，其结构与存储单元相同；字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上，与字线选择电路同样地构成伪字线电位固定电路，还具备：非选择电位发生电路，以输入到半导体存储器件的信号为输入，始终输出与行地址信号的非选择状态同样的电位，伪字线电位固定电路的输入的至少一个连接于非选择电位发生电路的输出上。

按照该结构，构成将伪存储单元的字线固定于非选择的电位的伪字线电位固定电路的逻辑门的栅极，可不直接连接于电源电位或接地电位上，而且可使电路结构与字线选择电路的电路结构相同。这样，由于可使电路结构相同，故可使掩模布局也相同，可实现字线选择电路的小面积化，并消除制造时的曝光、刻蚀等的影响。进而，伪字线电位固定电路的输入信号不连接于字线选择电路上，能取得可消除与连接到字线选择电路上的行地址选择信号的转换时间的差异的效果。

第8发明的半导体存储器件是在第7发明中，非选择电位发生电路的输入被输入了输入到半导体存储器件的信号之中的单一的信号。

按照该结构，例如可输入地址输入总线或者读出或写入条件输入总线之中的任一总线的信号。

第9、第10发明的半导体存储器件是在第7或第8发明中，当非选择电位发生电路的输入是地址时，地址为低位地址。

按照该结构，即使进行存储器容量的增减，也无需变更输入到半导体存储器件的行地址信号与输入到非选择电位发生电路的电位固定信号的连接，从而容易实现存储器容量的增减。

第11发明的半导体存储器件是在第7发明中，对非选择电位发生电路输入多个信号。

第12发明的半导体存储器件是在第11发明中，输入到非选择电位发生电路的多个信号的转换定时(Transition Timing)不同。

按照该结构，伪地址信号可稳定地保持非选择状态，而不受非选择电位发生电路中的各种信号转换时间、布线负载等的影响。

第13发明的半导体存储器件是在第12发明中，多个信号由二个信号构成。按照该结构，能取得与第12发明同样的效果。

第14～16发明的半导体存储器件是在第11～13的任意一个发明中，当非选择电位发生电路的输入的至少一个是地址时，地址为低位地址。

按照该结构，即使进行存储器容量的增减，也无需变更输入到半导体存储器件的地址信号与输入到非选择电位发生电路的电位固定信号的连接，从而能容易实现存储器容量的增减。

附图说明

图1是表示本发明的第1实施例的半导体存储器件的结构的方框图。

图2是表示本发明的第1实施例的行选择电路的结构的图。

图3是表示本发明的第2实施例的半导体存储器件的结构的方框图。

图4是表示本发明的第2实施例的电位固定电路的结构的图。

图5是表示本发明的第2实施例的行选择电路的结构的图。

图6是表示本发明的第3实施例的半导体存储器件的结构的方框图。

图7是表示本发明的第3实施例的电位固定电路的图。

图8是表示现有技术的半导体存储器件的结构的方框图。

图9是表示现有技术的行选择电路的结构的图。

具体实施方式

现基于图1和图2说明本发明的第1实施例。图1是表示本发明的第1实施例的半导体存储器件的结构的方框图，图2是表示本发明的第1实施例的半导体存储器件的行选择电路30的电路图。再有，半导体存储器件的方框图的结构由于与图8相同，故标以同一符号而省略其说明。

行选择电路30具备：字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上，与字线选择电路同样地构成。另外，伪字线电位固定电路的输入与行地址信号连接，以使伪存储单元的字线始终成为非选择。

如图2所示，由多个地址信号构成并且多个地址信号中只有一条成为选择状态的H电平的地址组被设置了多个，对设置有多个该地址组的行地址信号组ADDR、伪字线和伪字线以外的线进行选择、驱动的电路(伪字线电位固定电路、字线选择电路)，分别由NAND门NANDR(i)(i＝-1～m+2)和倒相器INVR(i)(i＝-1～m+2)构成，将对伪字线进行选择、驱动的电路的NAND门的输入连接于同一地址组的地址信号上。

在这种情况下，行选择电路30由以行地址总线ADDR为输入的3输入NAND门NANDR(i)(i＝-1～m+2)以及将NAND门NANDR(i)(i＝-1～m+2)的输出分别连接到输入上的倒相器INVR(i)(i＝-1～m+2)构成，倒相器INVR(i)(i＝-1～m+2)的输出分别连接到字线WL(i)(i＝-1～m+2)上，其中，行地址总线ADDR由行地址信号组ADDRa、行地址信号组ADDRb和行地址信号组ADDRc构成，而行地址信号组ADDRa由a条行地址选择信号构成，行地址信号组ADDRb由b条行地址选择信号构成，行地址信号组ADDRc由c条行地址选择信号构成。在此处，字线WL(i)(i＝-1、0、m+1、m+2)成为上述背景技术中说明过的伪字线。

作为字线选择电路，3输入NAND门NANDR(i)(i＝1～m)的各个输入从构成行地址信号组ADDRa、ADDRb、ADDRc的行地址选择信号之中仅仅连接了各个地址信号组中的1条行地址选择信号，以便根据地址输入来选择所希望的字线WL(i)(i＝1～m)。作为伪字线电位固定电路，3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的各个输入全都连接于相同的行地址信号组ADDRa的行地址选择信号上，至少3个输入中的1个输入连接于与其它输入不同的行地址选择信号上。

其结果是，由于行地址信号组ADDRa之中成为选择状态(H电平)的行地址选择信号仅为1条，故3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输入之中至少1个输入必然成为非选择状态(L电平)，所以NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输出始终成为H电平，倒相器INVR(i)(i＝-1、0、m+1、m+2)的输出始终成为非选择的L电平。

如上所述，按照本实施例，构成将伪字线固定于非选择的电位的伪字线电位固定电路的逻辑门的栅极，可不直接连接于电源电位或接地电位上，而且可使伪字线电位固定电路的结构与对伪字线以外的字线进行选择、驱动的字线选择电路的结构相同，因而可使掩模布局也相同。

虽然在本实施例中，将3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的全部输入连接于行地址信号组ADDRa的同一行地址选择信号上，但通过将各个输入连接于同一行地址信号组之中不同的行地址选择信号上，从而多个NAND门就不会集中连接于一个行地址选择信号上，可将布线的负载电容分散到多个行地址选择信号中。因此，能取得可消除连接了对伪字线的电位进行固定的NAND门的行地址选择信号、与未连接对伪字线的电位进行固定的NAND门的行地址选择信号的转换时间的差异的效果。

另外，虽然在本实施例中，将3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的全部输入连接于行地址信号组ADDRa的行地址选择信号上，但分别将伪字线电位固定电路的输入连接于不同的行地址信号组的行地址选择信号上，而且连接于伪字线电位固定电路的输入上的行地址选择信号之中至少一个可连接成为非选择。即，即使将3个输入之中至少2个输入连接于同一行地址信号组的行地址选择信号上，2个输入以外的其它输入连接于连接了2个输入的行地址信号组以外的地址信号组的行地址选择信号上，也可取得同样的效果。

进而，在本实施例中，在按照行地址信号组ADDRa、ADDRb、ADDRc的顺序从低位向高位配置了地址的情况下，通过将连接3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输入的行地址信号组与低位地址的地址信号组连接，从而即使进行存储器容量的增减，也无需变更3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输入的连接，故可得到能够容易应对存储器容量的增减的效果。

现基于图3～图5说明本发明的第2实施例。图3是表示本发明的第2实施例的半导体存储器件的结构的方框图。

如图3所示，本实施例的半导体存储器件由存储单元阵列1、输入电路4、非选择电位发生电路5、行选择电路6、列选择电路10和写入/读出电路11构成。就存储单元阵列1、列选择电路10和写入/读出电路11而言，由于与背景技术的形态的半导体存储器件的方框图(图8)相同，故标以同一符号而省略其说明。

行选择电路6具备：字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上，与字线选择电路同样地构成。另外，非选择电位发生电路5以输入到半导体存储器件的信号为输入，始终输出与行地址信号的非选择状态同样的电位，故伪字线电位固定电路的输入的至少一个连接于非选择电位发生电路5的输出上。

在这种情况下，输入电路4根据由多个地址构成的地址输入总线ADD和多个读出或写入的条件输入总线MODE的信号，将电位固定信号ADP、行地址总线ADDR和列地址总线ADDC和控制信号总线CONT输出给非选择电位发生电路5、行选择电路6、列选择电路10和写入·读出电路11。在此处，电位固定信号ADP与地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号变得相同。

非选择电位发生电路5以从输入电路4输出的电位固定信号ADP为输入，将伪地址信号ADDRp输出给行选择电路6。

行选择电路6以从输入电路4输出的行地址总线ADDR和从非选择电位发生电路5输出的伪地址信号ADDRp为输入，连接于字线WL(i)(i＝-1～m+2)上。根据行地址总线ADDR，使字线WL(i)(i＝1～m)之中的一条转移到选择状态，使其它各条转移到非选择状态。另外，仅连接伪存储单元的字线WL(i)(i＝-1、0、m+1、m+2)始终被固定在非选择状态。

图4表示图3的半导体存储器件的非选择电位发生电路5的电路图。输入信号ADP与地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号变得相同，被输入到倒相器INVPa的输入和2输入NAND门NANDP的一个输入，倒相器INVPa的输出被输入到2输入NAND门NANDP的另一输入，2输入NAND门NANDP的输出被输入到倒相器INVPb，倒相器INVPb的输出连接于伪地址信号ADDRp上。

图5表示图3的半导体存储器件的行选择电路6的电路图。与上述第1实施例的半导体存储器件的行选择电路30(图2)不同之处为：设置了伪地址信号ADDRp，并且3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的各个输入连接于伪地址信号ADDRp上，关于其它的结构要素、连接，与行选择电路30(图2)相同，标以同一符号而省略其说明。

其结果是，在非选择电位发生电路5中，将地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号输入到电位固定信号ADP，即使转移到H电平或L电平，伪地址信号ADDRp也可始终为L电平，在图5所示的行选择电路6中，由于3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输入全部为非选择状态(L电平)，所以NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输出始终为H电平，倒相器INVR(i)(i＝-1、0、m+1、m+2)的输出始终为非选择的L电平。

如上所述，按照本实施例，由于构成将伪字线固定于非选择的电位的伪字线电位固定电路的逻辑门的栅极，可不直接连接于电源电位或接地电位上，而且可使伪字线电位固定电路的结构与对伪字线以外的字线进行选择、驱动的字线选择电路的结构相同，所以可使掩模布局也相同。进而，由于未将固定伪字线的电位的NAND门的输入连接于行地址选择信号上，所以能取得可完全消除与未连接对伪字线的电位进行固定的NAND门的行地址选择信号的、转换时间的差异的效果。

进而，在本实施例中，在将地址输入总线ADD的任一个地址信号输入到电位固定信号ADP的情况下，通过将低位地址输入到电位固定信号ADP中，从而即使进行存储器容量的增减，也无需变更地址输入总线ADD的地址信号与电位固定信号ADP的连接，故能得到可容易应对存储器容量的增减的效果。

现基于图6和图7说明本发明的第3实施例。图6是表示本发明的第3实施例的半导体存储器件的结构的方框图。

如图6所示，本实施例的半导体存储器件由存储单元阵列1、行选择电路6、输入电路7、非选择电位发生电路8、列选择电路10和写入/读出电路11构成。就存储单元阵列1、列选择电路10和写入/读出电路11而言，与背景技术的形态的半导体存储器件的方框图(图8)相同，就行选择电路6而言，与第2实施例的结构相同，故标以同一符号而省略其说明。另外，非选择电位发生电路8与第2实施例同样地，以输入到半导体存储器件的信号为输入，始终输出与行地址信号的非选择状态同样的电位，故伪字线电位固定电路的输入的至少一个连接于非选择电位发生电路8的输出上。

在这种情况下，输入电路7根据由多个地址构成的地址输入总线ADD和多个读出或写入的条件输入总线MODE的信号，将行地址总线ADDR、电位固定信号ADP及MDP、列地址总线ADDC和控制信号总线CONT输出给行选择电路6、非选择电位发生电路8、列选择电路10和写入·读出电路11。在此处，电位固定信号ADP及MDP与地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号为相同，各个转换定时不同的信号被输入到电位固定信号ADP和MDP中。

非选择电位发生电路8以从输入电路7输出的电位固定信号ADP及MDP为输入，将伪地址信号ADDRp输出给行选择电路6。

图7表示图6的半导体存储器件的非选择电位发生电路8的电路图。电位固定信号ADP被输入地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号，被输入到倒相器INVADa的输入和2输入NAND门NANDAD的一个输入，倒相器INVADa的输出被输入到2输入NAND门NANDAD的另一输入，2输入NAND门NANDAD的输出被输入到倒相器INVADb。电位固定信号MDP以地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号，被输入转换定时与电位固定信号ADP不同的信号，被输入到倒相器INVMDa的输入和2输入NAND门NANDMD的一个输入，倒相器INVMDa的输出被输入到2输入NAND门NANDMD的另一输入，2输入NAND门NANDMD的输出被输入到倒相器INVMDb。倒相器INVADb的输出被输入到2输入NAND门NANDAM的一个输入，倒相器INVMDb的输出被输入到2输入NAND门NANDAM的另一输入，2输入NAND门NANDAM的输出被输入到倒相器INVAM的输入，倒相器INVAM的输出连接于伪地址信号ADDRp上。

在非选择电位发生电路8中，将地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号输入到电位固定信号ADP，即使转移到H电平或L电平，倒相器INVADb的输出也始终为L电平，同样地，将地址输入总线ADD或者读出或写入的条件输入总线MODE之中的任一信号输入到电位固定信号MDP，即使转移到H电平或L电平，倒相器INVMDb的输出也始终为L电平，伪地址信号ADDRp可始终定为L电平。

在此处，由于2输入NAND门NANDAM的输入被输入以转换定时不同的2个电位固定信号ADP和MDP为源的信号，所以即使例如在电位固定信号ADP转移时，2输入NAND门NANDAD的输出电位一次性地变得不稳定，在最坏的情况下，从倒相器INVADb输出H电平，也由于以电位固定信号MDP为信号源的倒相器INVMDb为L电平，故伪地址信号ADDRp可始终稳定地定为L电平。

其结果是，在图5所示的行选择电路6中，由于以伪地址信号ADDRp为输入的3输入NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输入全部为非选择状态(L电平)，所以NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输出始终为H电平，倒相器INVR(i)(i＝-1、0、m+1、m+2)的输出始终为非选择的L电平。

如上所述，按照本实施例，由于构成将伪字线固定于非选择的电位的伪字线选择电路的逻辑门的栅极，可不直接连接于电源电位或接地电位上，而且可使伪字线电位固定电路的结构与对伪字线以外的字线进行选择、驱动的字线选择电路的结构相同，所以可使掩模布局也相同。另外，由于未将固定伪字线的电位的NAND门的输入连接于行地址选择信号上，所以能取得可完全消除与未连接对伪字线的电位进行固定的NAND门的行地址选择信号的、转换时间的差异的效果。此外，伪地址信号可稳定地保持非选择状态，而不受电源固定电路中的各种信号转换时间、布线负载等的影响。

进而，在本实施例中，在将地址输入总线ADD的任一个地址信号输入到电位固定信号ADP的情况下，通过将低位地址输入到电位固定信号ADP中，即使进行存储器容量的增减，也无需变更地址输入总线ADD的地址信号与电位固定信号ADP的连接，从而能得到可容易应对存储器容量的增减的效果。

Claims (16)

1.一种半导体存储器件，其中，

具备：存储单元阵列，将连接于字线和位线上的存储单元配置成矩阵状；伪存储单元，在行方向、列方向被配置成与上述存储单元阵列的外周相接，其结构与上述存储单元相同；字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于上述伪存储单元的字线上，

与上述字线选择电路同样地构成上述伪字线电位固定电路，上述伪字线电位固定电路的输入与行地址信号连接，以使上述伪存储单元的字线始终成为非选择。

2.如权利要求1所述的半导体存储器件，其中，上述行地址信号由仅仅单一的行地址选择信号成为选择状态的多个行地址信号组构成，上述字线选择电路和伪字线电位固定电路有多个输入，将上述伪字线电位固定电路的输入连接于同一上述行地址信号组的行地址选择信号上，而且将上述输入之中至少一个输入连接于与其它输入不同的上述行地址选择信号上。

3.如权利要求1所述的半导体存储器件，其中，上述行地址信号由仅仅单一的行地址选择信号成为选择状态的多个行地址信号组构成，上述字线选择电路和伪字线电位固定电路有多个输入，将上述伪字线电位固定电路的输入分别连接于不同的上述行地址信号组的行地址选择信号上，而且连接于上述伪字线电位固定电路的输入上的上述行地址选择信号之中的至少一个被连接成成为非选择。

4.如权利要求1所述的半导体存储器件，其中，连接于上述伪字线电位固定电路的输入上的上述行地址信号为低位地址。

5.如权利要求2所述的半导体存储器件，其中，连接于上述伪字线电位固定电路的输入上的上述行地址信号为低位地址。

6.如权利要求3所述的半导体存储器件，其中，连接于上述伪字线电位固定电路的输入上的上述行地址信号为低位地址。

7.一种半导体存储器件，其中，

具备：存储单元阵列，将连接于字线和位线上的存储单元配置成矩阵状；伪存储单元，在行方向、列方向被配置成与上述存储单元阵列的外周相接，其结构与上述存储单元相同；字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于上述伪存储单元的字线上，

与上述字线选择电路同样地构成上述伪字线电位固定电路，

还具备：非选择电位发生电路，以输入到半导体存储器件的信号为输入，始终输出与上述行地址信号的非选择状态同样的电位，

上述伪字线电位固定电路的输入的至少一个连接于上述非选择电位发生电路的输出上。

8.如权利要求7所述的半导体存储器件，其中，上述非选择电位发生电路的输入被输入了输入到半导体存储器件的信号之中的单一的信号。

9.如权利要求7所述的半导体存储器件，其中，当上述非选择电位发生电路的输入是地址时，上述地址为低位地址。

10.如权利要求8所述的半导体存储器件，其中，当上述非选择电位发生电路的输入是地址时，上述地址为低位地址。

11.如权利要求7所述的半导体存储器件，其中，对上述非选择电位发生电路输入多个信号。

12.如权利要求11所述的半导体存储器件，其中，输入到上述非选择电位发生电路的多个信号的转换定时不同。

13.如权利要求12所述的半导体存储器件，其中，上述多个信号由二个信号构成。

14.如权利要求11所述的半导体存储器件，其中，当上述非选择电位发生电路的输入的至少一个是地址时，上述地址为低位地址。

15.如权利要求12所述的半导体存储器件，其中，当上述非选择电位发生电路的输入的至少一个是地址时，上述地址为低位地址。

16.如权利要求13所述的半导体存储器件，其中，当上述非选择电位发生电路的输入的至少一个是地址时，上述地址为低位地址。

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