CN101140558A

CN101140558A - 嵌入式系统及其通信方法

Info

Publication number: CN101140558A
Application number: CNA2006100218079A
Authority: CN
Inventors: 何博; 伍晓宇; 岑建
Original assignee: Shenzhen Mindray Bio Medical Electronics Co Ltd
Current assignee: Shenzhen Mindray Bio Medical Electronics Co Ltd
Priority date: 2006-09-05
Filing date: 2006-09-05
Publication date: 2008-03-12
Also published as: US20080126610A1

Abstract

本发明公开一种嵌入式系统，包括嵌入式处理器A、处理器或设备B、FPGA/CPLD模块，嵌入式处理器A的同步串口与FPGA/CPLD模块连接，其中的发送时钟、发送帧同步设置为输出，接收时钟、接收帧同步设置为输入；处理器或设备B的通信接口与所述FPGA/CPLD模块连接。在与处理器或设备B进行通信时，保证数据传输的主动权始终在发送一方。通过FPGA/CPLD模块，系统可以通过不同的通信协议与其他系统进行接口，而不需要仅因为协议的不同而去更改系统方案，只需要升级FPGA/CPLD的逻辑去适应新的接口，就可建立高速、可靠、灵活的通信机制。

Description

嵌入式系统及其通信方法

【技术领域】

本发明涉及一种嵌入式系统内部或系统之间的数据通信方法。

【背景技术】

现有技术中的嵌入式系统内部或系统之间的通信，主要有以下模式：

一、通用异步收发报机(UART)

UART的全称是Universal Asynchronous Receive/Transmitter，遵守工业异步通信标准。目前大多数嵌入式处理器配置了UART接口。异步通信允许处理器之间的通信不使用公共的参考时钟。通信的双方使用相同的波特率，数据发送与接收的单位是帧。帧是一系列的在通信线上传输的位。

一帧由一个起始位、多个数据位(通常为5~8位)、停止位(1位或2位)组成，可包括奇偶校验位。图1为典型的异步通信帧格式。

接收和发送相互独立，可以同时进行，属于全双工通信。

UART的缺点：需要通信双方约定波特率，否则通信不能正常进行。如果单方改变速度，通信将失败；双方的时钟源要求匹配，否则共同认定的波特率是有差异的，允许误差存在，但不能太大。双方时钟源的匹配程度，会决定通信的速度上限。通常情况下，异步方式很难做到较高的速度。

二、串行外设接口(SPI)

SPI的全称是Serial Peripheral Interface。SPI利用3条线完成两个芯片之间的高速通信。其中两条数据线用于收发数据，一条时钟线用于同步。SPI的通信方式属于主从方式，通常由CPU作为主设备来控制数据传输过程。CPU通过对设备的编程，控制从设备发送数据和接收数据。

CPU通过SPI可以连接的设备很多。例如移位寄存器、A/D、D/A转换器、LCD控制器、其他处理器等。

每个支持SPI的设备有一个片选线，因此可以通过SPI组建一个同步通信网。尤其适合一主多从的网络，其从机为设备而非CPU的情况。多主多从也可以实现，但控制比较复杂。

SPI缺点：对于存在多个CPU的嵌入式系统中，如果CPU之间采用SPI进行通信，接收和发送数据不能完全独立。从CPU发送数据被动，数据收发与控制权协调比较困难。

三、同步串口(SPORT)

部分嵌入式处理器提供通信接口SPORT(Synchronous Serial Port)。SPORT就是同步串口，通过编程，可以支持一组格式广泛的通信协议。每个SPORT包含8(或6个)PIN，其中4个(或3个)是接收，4个(或3个)是发送。接收与发送是完全独立的，包括格式的设置也是完全独立的。发送的4PIN包括：时钟、帧同步、主数据、次数据(在发送为3PIN，没在此数据)。时钟为同步通信提供基础；帧同步信号标示一个帧的开始；主数据与次数据可以使用其中一个，或者两个都使用。使用一个时与一个设备通信，而都使用时可以与两个设备通信。图2所示为处理器与其他设备通过SPORT相连的典型情况，其中TSCLK、TFS、DT PRI属于发送器部分，分别为发送的时钟、帧同步、主数据(从数据未使用)；RSCLK、RFS、DR PRI属于接收器，分别为接收的时钟、帧同步、主数据(从数据未使用)。

图3是一个典型的时序图。其中RFS OUTPUT与RFS INPUT，是指帧同步信号作为输入或输出的两种情况，实际应用为二选其一。

图4可以看出内部结构示意图。发送部分与接收部分完全独立，对于时钟信号、帧同步信号都可以设置为输入或输出。

对于SPORT，可以通过编程，实现灵活的通信方式。通常可以有以下方面的设置：

1、字长可以定义为3～32bit；

2、定义时钟信号、帧同步信号频率(当设为输出时)；

3、bit顺序可以为MSB先行或LSB先行；

4、时钟(帧同步)信号定义为输出时，由内部产生，定义为输入时，由外部设备产生；

5、帧同步信号可以定义为需要或不需要；

6、当需要帧同步信号时，可以对该信号进行多种设置；

7、数据的采样可以采用时钟的上升沿或下降沿；

8、可以构建多通道时分复用通信模式。

【发明内容】

本发明的目的是克服现有技术中的不足之处，提供一种系统内部或系统之间的高速、可靠、灵活的嵌入式系统及其通信方法。

为实现上述目的，本发明提出一种嵌入式系统，包括嵌入式处理器A、处理器或设备B，还包括FPGA/CPLD模块，所述嵌入式处理器A的同步串口与FPGA/CPLD模块连接，且其中的发送时钟、发送帧同步设置为输出，接收时钟、接收帧同步设置为输入；所述处理器或设备B的通信接口与所述FPGA/CPLD模块连接。

上述的系统，所述处理器或设备B为二个或二个以上。所述各个处理器或设备B具有不同的通信协议。

同时，本发明提出了一种嵌入式系统通信方法，包括由处理器A至处理器或设备B的数据发送步骤：将处理器A同步串口的发送时钟、发送帧同步设置为输出，处理器A按其通信协议A发送数据至FPGA/CPLD模块，FPGA/CPLD模块将来自处理器A的数据按照处理器或设备B的通信协议B进行格式转换，FPGA/CPLD模块发送经转换的数据至处理器或设备B。

上述的嵌入式系统通信方法，还包括如下由处理器或设备B至处理器A的数据发送步骤：将处理器A同步串口的接收时钟、接收帧同步设置为输入，处理器或设备B按其通信协议B发送数据至FPGA/CPLD模块，FPGA/CPLD模块将该数据按照处理器A的通信协议A进行格式转换，FPGA/CPLD模块转发经转换的数据至处理器A。

上述的嵌入式系统通信方法，当处理器或设备B为二个或二个以上时，FPGA/CPLD在对从处理器或设备B接收到的数据进行格式转换的同时，对每帧数据加上通道标志位，表示通信通道信息。当处理器或设备B为二个或二个以上时，处理器A对发送的数据加上通道标志位，表示通信通道信息。处理器A根据接收到的数据的通道标志位，识别出发送该数据的相应处理器或设备B。所述FPGA/CPLD模块按照通道标志位，将数据转发至对应的处理器或设备B。

或一种嵌入式系统通信方法，包括由处理器A至处理器或设备B的数据发送步骤：FPGA/CPLD模块识别到帧同步信号来自处理器A时，接收处理器A发来的数据，根据与处理器A之间的协议A识别数据包，按照与处理器或设备B之间的协议B转发该数据到处理器或设备B。

处理器A发送数据时，写入发送目的处理器或设备B的通道标志位；FPGA/CPLD模块转发该数据时，识别出该数据的通道标志位，将该数据转发给对应的处理器或设备B。

上述的嵌入式系统通信方法，还包括由处理器或设备B至的处理器A数据发送步骤：FPGA/CPLD模块接收处理器或设备B发来的数据，根据与处理器或设备B之间的协议B识别数据包，按照与处理器A之间的协议A转发该数据到处理器A。FPGA/CPLD模块转发该数据时，识别处理器或设备B通信通道，并将该数据添加上相应的通道标志位，再转发给处理器A，处理器A通过该通道标志位识别该数据的发送方。

由于采用了以上的方案，带来了如下的有益效果：

通过FPGA/CPLD模块，系统可以通过不同的通信协议与其他系统进行接口，而不需要仅因为协议的不同而去更改系统方案，只需要升级FPGA/CPLD的逻辑去适应新的接口。对于资源丰富的FPGA/CPLD，可以实现多种协议，在应用场合发生变化时，只需要通过一个握手或者修改配置信息，就能和不同的系统实现通信。

可编程的同步串口与可编程逻辑器件相结合，利用字长的可变性与可编程逻辑器件的灵活性，通过对每帧数据设置额外位以增强通信适应能力，建立高速、可靠、灵活的通信机制。通信控制简单可靠。

由于是同步通信，时钟可以由任意一方控制，通常由数据发送方控制，不需要双方的时钟源匹配。速度可以根据需要，单方面(发送方)提高时钟频率。速度可以满足绝大多数场合的要求，远大于应用最广泛的UART。

帧同步信号从硬件上将各帧区分开来。通信双方的初始化在时间上通常上不一致。帧同步信号允许双方在任意不同时刻开始，立即进入正确的通信状态。即使出现偶尔异常状况，帧的解析很快回复正常，帧解析可靠。

通过字长设置的额外位实现对数据本身自描述，增加了数据包解析的可靠性。

FPGA/CPLD可以实现众多通信接口，适用于多种应用，无须因为通信接口的单个问题就重新设计系统架构，灵活性大大提高。

而在越来越多的系统中，FPGA/CPLD本来就是结构的一部分，再增加SPORT+FPGA/CPLD的模式也不会带来额外的成本。

【附图说明】

图1是典型的异步通信帧格式；

图2SPORT的典型连接；

图3SPORT典型时序；

图4SPORT典型结构；

图5实施例一SPORT+FPGA/CPLD通信模式的实现装置；

图6实施例一的数据发送流程图；

图7实施例二的一对多通信模式的实现装置；

图8实施例二的一对多通信模式帧内位的定义。

图9实施例二的一对多通信模式的数据发送流程图。

图10实施例二的一对多通信模式的数据接收流程图。

【具体实施方式】

下面通过具体的实施例并结合附图对本发明作进一步详细的描述。

实施例一：请参考图5所示，将嵌入式处理器的SPORT与FPGA/CPLD连接，FPGA/CPLD可以根据系统需要，将SPORT转为任意通信接口，满足高度灵活的通信需求。

在这种连接下，主要设置如下：

1、将TSCLK、TFS设置为输出，发送完全由处理器控制；将RSCLK、RFS设置为输入，完全由FPGA/CPLD控制。对于FPGA/CPLD而言，处理器的接收就是发送。因此，这里的设置将主动权交给发送方。双方都承担了发送方和接受方两种角色；

2、需要帧同步信号；

3、字长设置为：字长＝有效位数+额外位数；

4、数据高字节(MSB)或数据低字节(LSB)需要双方约定一致。

在通信中，通常需要规定应用层协议，传输具有不同含义的数据，对于不同含义的数据，需要将数据打包。每个包包括多个帧，帧数可能因为包的不同而不同。因此需要将每个包区分出来。通常的做法是每个数据包以特殊的帧作为开始。依靠软件来识别数据包的开始。字长的灵活设置，实现硬件上标识数据包的开始，软件需要作简单判断，就可以对包进行识别。

字长设置为：字长＝有效位数+额外位数。有效位数是本来需要传输的信息，例如，一个8bit的字节。额外位的目的是表示每个字(帧)的含义。例如，加上一个额外位，1表示数据包的开始，0表示其他。那么可以可靠且容易的判断出数据包的开始。当然，有效位不局限于8bit。额外位也不局限于1位，1位只能表达数据的两种性质，2位就可以表达4种性质。通过额外位实现对数据本身自描述，增加了数据包解析的可靠性。

设处理器A与FPGA/CPLD之间的协议为协议A，FPGA/CPLD与其他处理器或设备B的协议为协议B。其中协议A是一个固定的协议，设计好后就不需要更改，而协议B是一个可变协议，根据连接的系统不同可能不同，根据不同的系统，可以对FPGA/CPLD模块进行逻辑升级。从FPGA/CPLD的角度看，对于数据从处理器A到处理器或设备B的流程图如图6所示。

实施例二：图7为一对多的通信模式实现方案。与处理器A通信的处理器或设备B具有四个，即处理器或设备0～3的通信接口没有严格限制的，也可以说是任意的，只要FPGA/CPLD具备足够的I/O口。

通过额外位的定义，建立多个通信通道。以一对四为例，进行说明。对每帧数据进行如图8所示的定义。有效位bit 0～bit n是本身需要传输的信息，第n+1，n+2位为额外位，用来描述通道信息。当处理器A向处理器0发送数据时，额外位定义位00，向处理器1发送数据时，额外位01，依此类推，当定义两个额外位时，可以建立4个通道。处理器0～3向处理器A发送数据时，首先发送给FPGA/CPLD，由FPGA/CPLD加上额外位，再发送给处理器A。处理器A就可以识别出数据的源头。在此基础上，如果额外位增加一位，就可以扩展为8通道。

四个设备分别为设备0、设备1、设备2、设备3，协议分别为B0，B1、B2、B3。处理器A发送数据时，如果额外位为00，表示数据是发给设备0；如果额外位为01，表示数据是发给设备1；如果额外位为10，表示数据是发给设备2；如果额外位为11，表示数据是发给设备3。如果数据是从某个设备发向处理器A，FPGA/CPLD根据设备号增加额外位，再发送给处理器A。从FPGA/CPLD的角度看，处理器到多个设备的数据收发流程图请参考图9、图10。

本发明可应用于需要通信功能的嵌入式系统，涉及到的范围非常广泛，例如测量系统、家电、通信设备、控制系统等。在应用本发明的信息监护仪中，经过实验证明，参数测量模块与主控模块的通信正常，具备上述的优点。

Claims

1.一种嵌入式系统，包括嵌入式处理器A、处理器或设备B，其特征是：还包括FPGA/CPLD模块，所述嵌入式处理器A的同步串口与所述FPGA/CPLD模块连接，且其中的发送时钟、发送帧同步设置为输出，接收时钟、接收帧同步设置为输入；所述处理器或设备B的通信接口与所述FPGA/CPLD模块连接。

2.如权利要求1所述的系统，其特征是：所述处理器或设备B为二个或二个以上。

3.如权利要求2所述的系统，其特征是：所述各个处理器或设备B具有相同或不同的通信协议。

4.一种嵌入式系统通信方法，包括由处理器A至处理器或设备B的数据发送步骤：将处理器A同步串口的发送时钟、发送帧同步设置为输出，处理器A按其通信协议A发送数据至FPGA/CPLD模块，FPGA/CPLD模块将来自处理器A的数据按照处理器或设备B的通信协议B进行格式转换，FPGA/CPLD模块转发经转换的数据至处理器或设备B。

5.如权利要求4所述的嵌入式系统通信方法，其特征是：还包括如下由处理器或设备B至处理器A的数据发送步骤：将处理器A同步串口的接收时钟、接收帧同步设置为输入，处理器或设备B按其通信协议B发送数据至FPGA/CPLD模块，FPGA/CPLD模块将该数据按照处理器A的通信协议A进行格式转换，FPGA/CPLD模块转发经转换的数据至处理器A。

6.如权利要求4或5所述的嵌入式系统通信方法，其特征是：当处理器或设备B为二个或二个以上时，FPGA/CPLD在对从处理器或设备B接收到的数据进行格式转换的同时，对每帧数据加上通道标志位，表示通信通道信息。

7.如权利要求4或5所述的嵌入式系统通信方法，其特征是：当处理器或设备B为二个或二个以上时，处理器A对发送的数据加上通道标志位，表示通信通道信息。

8.如权利要求6所述的嵌入式系统通信方法，其特征是：处理器A根据接收到的数据的通道标志位，识别出发送该数据的相应处理器或设备B。

9.如权利要求7所述的嵌入式系统通信方法，其特征是：所述FPGA/CPLD模块按照通道标志位，将数据转发至对应的处理器或设备B。

10.一种嵌入式系统通信方法，包括由处理器A至处理器或设备B的数据发送步骤：FPGA/CPLD模块识别到帧同步信号来自处理器A时，接收处理器A发来的数据，根据与处理器A之间的协议A识别数据包，按照与处理器或设备B之间的协议B转发该数据到处理器或设备B。

11.如权利要求10所述的嵌入式系统通信方法，其特征是：还包括由处理器或设备B至的处理器A数据发送步骤：FPGA/CPLD模块接收处理器或设备B发来的数据，根据与处理器或设备B之间的协议B识别数据包，按照与处理器A之间的协议A转发该数据到处理器A。

12.如权利要求10所述的嵌入式系统通信方法，其特征是：处理器A发送数据时，写入发送目的处理器或设备B的通道标志位；FPGA/CPLD模块转发该数据时，识别出该数据的通道标志位，将该数据转发给对应的处理器或设备B。

13.如权利要求11所述的嵌入式系统通信方法，其特征是：FPGA/CPLD模块转发该数据时，识别处理器或设备B通信通道，并将该数据添加上相应的通道标志位，再转发给处理器A，处理器A通过该通道标志位识别该数据的发送方。