CN102508815B - 一种数据处理方法和系统 - Google Patents

Abstract

本发明公开了一种数据处理的方法和系统，DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，该方法包括：DSP接收FPGA以符号为单位发送的时域数据，并接收所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；所述DSP在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的时域数据进行译码，并对译码完成的数据进行相应的数据处理。在本发明中，减少了DSP进行数据处理的软件开销，提高了数据处理效率。

Description

一种数据处理方法和系统

技术领域

本发明涉及无线通信技术领域，尤其涉及一种数据处理方法和系统。

背景技术

协处理器（Co-Processor）是处理器上用于进行数据运算、处理的外设单元，为进行特定的算法（比如FFT（Fast Fourier Transformation，快速傅里叶变换）、DFT（Discrete Fourier Transformation，离散傅里叶变换）、CRC（CyclicalRedundancy Check，循环冗余码校验）、Turbo、Viterbi（维特比）等）处理进行了优化，可以高效率实现硬件编解码，从而释放CPU（Central Processing Unit，中央处理器）的处理压力，让CPU有更多的处理时间来进行其他工作。

SRIO（Serial Rapid I/O）是近年来发展迅速的一种新型的高速数据互联总线，被广泛使用于通信基础设施的芯片间、板间高速互联。由于协处理器对特定算法的处理效率很高，因此需要充分保证它可以及时获得待处理数据，凸显了提高其数据吞吐量的重要性，使用SRIO传输协议进行高速数据传输是一种应用广泛、有效的方案。目前主流通信基带处理DSP（Digital Signal Processing，数字信号处理）普遍采用多核架构设计，因此本文以多核DSP为例进行描述。在下文中DSP Core是指DSP多个核中的某一个，多核DSP中协处理器与DSPCore的关系如图1所示。

在LTE（Long Term Evolution，长期演进）基站的一种参考设计中，FPGA（Field－Programmable Gate Array，现场可编程门阵列）接收来自IR（Interfacebetween the RRU and the BBU，射频板与基带板间接口）接口的时域数据经过预处理（7.5KHz频偏和去循环前缀）后，需要通过SRIO协议传输到DSP处理器，之后DSP处理器需要作FFT变换进行解调，为了提高处理速度，该处可以不使用DSP Core（核）进行FFT算法处理，而只是利用DSP Core将数据、参数配置给协处理器，让具有硬件译码功能的协处理器来进行FFT变换。

LTE协议TDD（Time Division Duplexing，时分双工）帧结构中规定，每个无线帧（Radio Frame）长度为10ms，包含10个子帧（Subframe）；每个子帧长度为1ms，包含14个符号（Symbol），LTE TDD帧结构如图2所示。算法处理需要以符号为单位进行。

协处理器的配置包括两部分，与初始化相关的配置需要在初始化阶段、第一次启动协处理器之前完成，一般仅需要配置一次，以后就不需要更改了；与每次算法相关的操作需要每一次启动协处理器译码之前进行配置。如图3所示，现有技术的译码处理流程如下：

（1）在每个子帧开始后，FPGA将时域数据经过预处理后，以符号为单位通过SRIO协议SWRITE方式，将每个符号时域数据传送给DSP。

（2）在传输完毕后，会发送一个Doorbell告知DSP该符号数据已经发送完成。

（3）DSP接收到该Doorbell后，运行在DSP Core上面的驱动代码模块会配置协处理器的相关寄存器。最后使能启动寄存器，这样就启动了针对刚接收到的符号数据的译码。

（4）协处理器译码结束后，通过中断方式告知DSP Core该次译码已经完成，DSP Core就可以根据译码完成的数据进行算法处理了。

（5）如此继续，FPGA继续通过SRIO传送符号数据，直至第14个符号传输完毕。

（6）进入下一个上行子帧，依然执行如上操作。

针对LTE TDD帧结构特点，协处理器会在译码完成第4个符号、7个符号、11个符号和14个符号后，产生译码完成中断，运行于DSP的应用程序会在中断发生后针对已经译码完成的数据进行算法处理。如图3所示，4-3-4-3配置就是指协处理器会在第4个符号数据译码完成后产生中断，通知DSP Core，DSPCore就可以对译码后的数据进行算法处理；继续译码3个符号的数据，在第7个符号译码结束后产生中断，通知DSP Core数据可以处理；再继续译码4个符号的数据，在第11个符号译码完成后产生中断，通知DSP Core数据译码完成；再继续译码3个符号的数据，在该子帧的最后一个符号——第14个符号，译码完成后，产生中断通知DSP Core数据译码完成。

在每个上行子帧都会做如上操作流程，对于两上两下的TDD帧结构配置，每个无线帧包括四个上行子帧，即为上行子帧2、3、7和8需要处理。

发明人在实现本发明的过程中，发现现有技术至少存在以下缺陷：

（1）FPGA在发送每个符号后，都会向DSP发送Doorbell包。一个子帧1ms包含14个符号，对应产生14个Doorbell，所以综合来看这个数量是巨大的。虽然Doorbell在SRIO协议中规定开销只占16位，但是DSP接收到Doorbell后会执行相应的中断服务程序，由于中断程序频繁运行，导致运行该中断服务程序的DSP Core不断被抢占，导致该Core处理其他业务效率降低。

（2）在每一次Doorbell中断服务程序中，DSP Core都要配置协处理器，配置的过程中涉及到协处理器的修改配置以及驱动缓存区的管理、维护、索引更新，尤其这部分软件开销会包括对低速的外存储器（如DDR）的操作，也会降低执行效率。

（3）在业务量较繁忙的情况下，由于DSP Core将有限的处理时间浪费在上述两项软件开销上面，DSP的协处理器会经常在等待DSP Core配置并启动协处理器，导致超时报错，很大程度上影响了吞吐量。轻则降低系统效率，严重的情况下协处理器会异常停止工作，导致译码工作无法继续进行。

发明内容

本发明的目的在于提供一种数据处理方法和系统，用以减少DSP进行数据处理的软件开销，提高数据处理效率，为此，本发明实施例采用如下技术方案：

一种数据处理系统，包括数字信号处理器DSP以及现场可编程门阵列FPGA；其中：

所述DSP，用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收所述FPGA以符号为单位发送的该上行子帧时域数据，以及所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的上行子帧时域数据进行译码，并对译码完成的数据进行相应的处理；

所述FPGA，用于以符号为单位向所述DSP发送上行子帧时域数据，并在发送完每符号时域数据后向所述DSP发送协处理器寄存器启动控制数据，以启动所述DSP对接收到的时域数据进行译码。

一种数据处理方法，DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，该方法包括以下步骤：

DSP接收FPGA以符号为单位发送的时域数据，并接收所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；

所述DSP在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的时域数据进行译码，并对译码完成的数据进行相应的数据处理。

与现有技术相比，本发明至少具有以下优点：

本发明的上述实施例，由DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行统一配置，且FPGA在发送完时域数据后，直接向DSP发送协处理器寄存器启动控制数据，以控制DSP启动对应的协处理器寄存器对接收到的时域数据进行译码，并由DSP对译码完成的数据进行相应处理，减少了DSP进行数据处理的软件开销，提高了数据处理效率。

附图说明

图1为现有技术中多核DSP的结构示意图；

图2为现有技术中LTE TDD帧结构示意图；

图3为现有技术中DSP数据处理流程示意图；

图4为本发明实施例提供的数据处理系统的结构示意图；

图5为本发明实施例提供的上行子帧与Ping、Pong操作的对应关系示意图；

图6为本发明实施例提供的数据处理方法流程示意图；

图7为本发明实施例提供的协处理器译码配置与子帧的对应关系示意图。

具体实施方式

针对现有技术中存在的上述缺陷，本申请提出了一种数据处理的技术方案，通过DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行统一配置，且FPGA发送完一个符号的时域数据后，会向DSP发送对应该符号的时域数据的协处理器寄存器的启动控制数据，以启动对应的协处理器寄存器对该符号的时域数据进行译码，跳过了现有技术中对每个Doorbell产生接收中断以及在Doorbell接收中断配置、启动协处理器的开销，减少了DSP进行数据处理的软件开销，提高了数据处理效率。

下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图4所示，为本发明实施例提供的数据处理系统的结构示意图，可以包括DSP41以及FPGA42；其中，

DSP41可以用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收FPGA42以符号为单位发送的该上行子帧时域数据，以及FPGA42在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；在接收到FPGA42发送的协处理器寄存器启动控制数据后，对接收到的上行子帧时域数据进行译码，并对译码完成的数据进行相应的处理；

FPGA42可以用于以符号为单位向DSP41发送上行子帧时域数据，并在发送完每符号时域数据后向DSP41发送协处理器寄存器启动控制数据，以启动DSP41对接收到的时域数据进行译码。其中，FPGA42可以通过SRIO传输协议向DSP41传输时域数据以及对应的协处理器寄存器启动控制数据。

具体的，DSP41包括协处理器411以及多个DSP Core412；其中：

协处理器411用于在接收到FPGA42发送的协处理器寄存器启动控制数据后，对相应的上行子帧时域数据进行译码；

DSP Core412用于在每个上行时域子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收FPGA42以符号为单位发送的该上行子帧时域数据，并对译码完成的数据进行相应的处理。

其中，协处理器411可以具体用于，在接收到一个符号的时域数据的协处理寄存器启动控制数据后，对DSP Core412接收到的该符号的时域数据进行译码，并当对第4个、第7个、第11个或第14个符号的时域数据译码完成后，向DSP Core412发送译码完成中断信号；

DSP Core412可以具体用于，在接收到协处理器411发送的译码完成中断信号后对译码完成的数据进行相应的处理。

为了提高DSP进行数据处理的效率，并提高DSP Core的利用率，在本发明实施例提供的技术方案中，可以设置专门的DSP Core用于接收FPGA发送的时域数据，并另设置其他的DSP Core用于配置协处理器寄存器，并相响应译码完成中断信号，对译码完成的数据进行相应处理。

具体的，对于多核DSP（DSP Core0、DSP Core1…DSP Core N），其中一个DSP Core（如DSP Core0）用于接收FPGA42以符号为单位发送的时域数据；另一个DSP Core（如DSP Core1）用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的数据进行相应处理。

进一步地，如果只用一个DSP Core来配置协处理器寄存器、以及响应相应的译码完成中断（对译码完成的数据进行相应处理），对于相邻两个上行子帧，比如上行子帧2和上行子帧3，会出现当前一个上行子帧的配置或者中断响应正在执行，下一个上行子帧的配置或者中断响应已经开始了，导致系统产生译码数据丢失的问题。

为了解决该问题，在本发明实施例中，可以使用两个DSP Core分别对奇数、偶数上行子帧的时域数据对应的协处理器寄存器进行配置，并响应相应的译码完成中断。即在本发明实施例中，多个DSP Core中的一个（如DSP Core2）可以用于在偶数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的数据进行相应处理；

另一个DSP Core（如DSP Core3）可以用于在奇数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的数据进行相应处理。

在本发明实施例中，FPGA42可以包括第一发送模块421以及第二发送模块422，其中：

第一发送模块421可以用于向DSP41发送时域数据，其中，第一发送模块421可以符号为单位向DSP41发送时域数据；

第二发送模块422可以用于向DSP41发送协处理器寄存器启动控制数据。

具体的，第二发送模块422可以在第一发送模块421发送完一个符号的时域数据后，向DSP41发送对应该符号时域数据的协处理器寄存器启动控制数据。

基于上述数据处理系统，本发明实施例还提供了一种数据处理方法。为了便于描述，以Freescale系统中DSP和FPGA对一个上行子帧的14个符号的时域数据进行处理为例。

在该实施例中，DSP共包括6个DSP Core（DSP Core0、DSP Core1…DSPCore5），其中，DSP Core0被设置为用于接收FPGA发送的时域数据，DSP Core1和DSP Core2分别用于对偶数和奇数上行子帧对应的协处理器寄存器进行配置并响应相应的译码完成中断信号。当DSP中的应用程序模块需要对奇数上行子帧对应的协处理器寄存器进行配置时，驱动模块自动调用Pong操作以使用DSP Core2进行相应的配置，并操作中断服务程序响应奇数上行子帧译码完成中断信号；相对应的，当应用程序模块需要对偶数上行子帧对应的协处理器寄存器进行配置时，驱动模块自动调用Ping操作使用DSP Core1进行相应的配置，并操作中断服务程序响应偶数上行子帧译码完成中断信号；其中，DSP可以通过定时器模块确定当前子帧的奇偶序号。如图5所示，在该实施例中，使用Ping操作处理偶数上行子帧2、8，使用Pong操作处理子帧3、7。

其中，Ping操作和Pong操作对应的函数相同，区别仅在于Ping操作和Pong操作对DSP在相应子帧内接收到的符号数据对应的协处理器寄存器的配置以及译码完成中断信号的响应分别由两个不同的DSP Core来响应。

如图6所示，为本发明实施例提供的数据处理方法的流程示意图，可以包括以下步骤：

步骤601、DSP配置待接收数据对应的协处理器寄存器。

具体的，在该实施例中，DSP可以通过定时器模块确定当前调用时间点所在子帧的奇偶序号。若当前调用时间点所在子帧为偶数上行子帧，驱动模块自行调用Ping操作，通过DSP Core1在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置；若当前调用时间点所在子帧为奇数上行子帧，驱动模块自行调用Pong操作，通过DSP Core2在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置。

步骤602、DSP接收FPGA发送的时域数据以及协处理器寄存器启动控制数据。

具体的，FPGA通过SRIO传输协议以符号为单位向DSP发送时域数据，并在发送完每个符号的时域数据后，直接通过SRIO传输协议向DSP发送协处理器寄存器启动控制数据，以启动协处理器对该符号时域数据进行译码。

在该实施例中，DSP通过DSP Core0接收FPGA以符号为单位发送的时域数据，并在接收到FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据后，对该符号时域数据进行译码。

其中，FPGA通过SRIO传输协议传输时域数据或协处理器寄存器启动控制数据具体可以通过SRIO SWRITE/NWRITE的方式实现。

步骤603、DSP对接收到的时域数据进行译码，并对译码完成的数据进行相应的数据处理。

具体的，当DSP接收到FPGA发送的协处理器寄存器启动控制数据后，协处理器对DSP Core接收到的时域数据进行译码，并在译码完成后按4-3-4-3的配置方式通知DSP Core对译码完成的数据进行相应的处理（如进行算法处理）。即，协处理器分别在对第4个、第7个、第11个和第14个符号的时域数据译码完成后，产生译码完成中断信号，通知DSP Core对译码完成的数据进行处理。

在该实施例中，若当前处理的上行子帧为偶数上行子帧（上行子帧2、8）时，驱动模块自行调用Ping操作，通过DSP Core1响应协处理器的译码完成中断信号，并对译码完成的数据进行算法处理；若当前处理的上行子帧为奇数上行子帧（上行子帧3、7）时，驱动模块自行调用Pong操作，通过DSP Core2响应协处理器的译码完成中断信号，并对译码完成的数据进行算法处理。

在本发明实施例中，以Freescale MSC8156为例，对每个上行子帧进行FFT译码操作，MSC8156平台下FFTPE协处理器译码配置与一个子帧（共14个符号）的对应关系如图7所示。FPGA会顺序使能每个符号对应的协处理器寄存器BD（Buffer Descriptor，缓冲区描述符）0-BD13的启动控制位owner，从而顺序完成译码操作。其中，owner位段为1表示启动译码，warp位段为1表示返回起始位置（即回到BD0），int位段为1表示产生译码完成中断信号。

通过上述流程可以得出，在本发明实施例提供的技术方案中，一方面，由DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行统一配置，且FPGA在发送完时域数据后，直接控制协处理器寄存器的启动，减少了Doorbell数目，降低了DSP进行数据处理的软件开销，提高了数据处理效率；另一方面，由于分别配置不同的DSP Core进行奇数/偶数上行子帧对应的协处理器寄存器的配置以及响应译码完成中断信号，当当前上行子帧的处理还没有结束、且在时间域上已经延迟到下一个相邻上行子帧的情况下，相邻的下一个上行子帧对应的协处理器寄存器的配置不会受到影响，提高了数据处理的稳定性。通过上述技术方案，可以有效地提升协处理器的吞吐量。

为了预防问题发生，以及问题发生后在下一个待处理上行子帧时可以恢复到正常状态，在驱动模块的设计中，可以在合适的时隙进行复位操作（即返回到BD0）。

需要注意的是，本发明实施例提供的技术方案不仅适用于Freescale系统，还可以适用于TI DSP、Altera、Xilinx FPGA等其他系统。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台终端设备（可以是手机，个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (7)

1.一种数据处理系统，其特征在于，包括数字信号处理器DSP以及现场可编程门阵列FPGA；其中：

所述DSP，用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收所述FPGA以符号为单位发送的上行子帧时域数据，以及所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的上行子帧时域数据进行译码，并对译码完成的数据进行相应的处理；

所述FPGA，用于以符号为单位向所述DSP发送上行子帧时域数据，并在发送完每个符号时域数据后向所述DSP发送协处理器寄存器启动控制数据，以启动所述DSP对接收到的时域数据进行译码；

其中，所述DSP包括多个DSP Core；

所述在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，具体包括：

所述DSP通过定时器模块确定当前调用时间点所在子帧的奇偶序号，若当前调用时间点所在子帧为偶数上行子帧，驱动模块自行调用Ping操作，通过多个DSP Core中的DSP Core1在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置；若当前调用时间点所在子帧为奇数上行子帧，驱动模块自行调用Pong操作，通过多个DSP Core中的DSP Core2在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置。

2.如权利要求1所述的系统，其特征在于，所述DSP还包括协处理器；其中：

所述协处理器，用于在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对相应的上行子帧时域数据进行译码；

所述多个DSP core中的又一个，即DSP core0，接收FPGA以符号为单位发送的该上行子帧时域数据。

3.如权利要求2所述的系统，其特征在于，

所述协处理器具体用于，在接收到一个符号的时域数据的协处理器寄存器启动控制数据后，对所述多个DSP Core中的DSP core0接收到的该符号的时域数据进行译码，并当对第4个、第7个、第11个或第14个符号的时域数据译码完成后，向所述DSP core1或者DSP core2发送译码完成中断信号；

所述DSP core1或者DSP core2具体用于，在接收到所述协处理器发送的译码完成中断信号后对译码完成的数据进行相应的处理。

4.如权利要求1所述的系统，其特征在于，所述FPGA包括第一发送模块以及第二发送模块；其中：

所述第一发送模块，用于以符号为单位向所述DSP发送时域数据；

所述第二发送模块，用于在所述第一发送模块发送完一个符号的时域数据后，向所述DSP发送协处理器寄存器启动控制数据。

5.一种根据权利要求1所述的数据处理系统的数据处理方法，其特征在于，该方法包括以下步骤：

所述DSP在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；

所述DSP接收所述FPGA以符号为单位发送的时域数据，并接收所述FPGA在发送完每个符号时域数据后发送的协处理器寄存器启动控制数据；

所述DSP在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的时域数据进行译码，并对译码完成的数据进行相应的数据处理；

其中，所述DSP包括多个DSP Core；

所述DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，具体包括：

所述DSP通过定时器模块确定当前调用时间点所在子帧的奇偶序号，若当前调用时间点所在子帧为偶数上行子帧，驱动模块自行调用Ping操作，通过多个DSP Core中的DSP Core1在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置；若当前调用时间点所在子帧为奇数上行子帧，驱动模块自行调用Pong操作，通过多个DSP Core中的DSP Core2在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置。

6.如权利要求5所述的方法，其特征在于，所述DSP对译码完成的数据进行相应的数据处理，具体为：

所述DSP在对第4个、第7个、第11个或第14个符号的时域数据译码完成后，产生译码完成中断信号，并对译码完成的数据进行相应处理。

7.如权利要求5所述的方法，其特征在于，所述DSP通过所述多个DSPCore中的又一个，即DSP core0接收FPGA以符号为单位发送的时域数据。