CN101127354A

CN101127354A - 集成电路及形成集成电路的掩模组

Info

Publication number: CN101127354A
Application number: CNA2007101090240A
Authority: CN
Inventors: 郑光茗; 庄学理; 孙元成
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2006-08-18
Filing date: 2007-06-12
Publication date: 2008-02-20
Anticipated expiration: 2027-06-12
Also published as: CN100530654C

Abstract

本发明提供一种集成电路及形成集成电路的掩模组，该集成电路包括：半导体衬底，其具有第一区；至少一个p型区，在该半导体衬底中，且多个硅锗区形成在该p型区中；至少一个n型区，在该半导体衬底中；其中在该第一区中的所有所述硅锗区具有第一总面积，在该第一区中的所有所述p型区具有第二总面积，在该第一区中的所有所述n型区具有第三总面积；并且其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。本发明能够改善硅锗区的厚度均匀性，并且所需的设计改变较少。

Description

集成电路及形成集成电路的掩模组

技术领域

本发明涉及一种集成电路的结构及形成方法，且特别涉及p型金属氧化物半导体(PMOS)装置的硅锗(SiGe)应力源(stressor)的形成方法。

背景技术

在过去的数十年，半导体如金属氧化物半导体(MOS)装置尺寸的缩小，增进了集成电路的速度、性能、密度及每单位功能的成本。根据半导体的设计及其固有的特性，改变栅极底下及晶体管的源极与漏极之间的沟道区的长度将改变与沟道区相关的电阻，由此而影响晶体管的性能。特别是，缩短沟道区的长度将减少晶体管源极与栅极的电阻，当假设其他参数维持不变，且对晶体管的栅极施以足够的电压时，缩短沟道区的长度可增加源极与漏极之间的电流。

为了进一步增进MOS装置的性能，可在MOS晶体管的沟道区施加应力以改善载流子迁移率(mobility)。一般而言，在n型金属氧化物半导体(NMOS)装置中源极与漏极的方向产生拉应力(tensile stress)，而在在p型金属氧化物半导体装置中源极与漏极的方向产生压应力(compressivestress)。

在PMOS装置的沟道区施加压应力的常用方法是，在源极区与漏极区生长硅锗(SiGe)应力源。此方法通常包括：在半导体衬底上形成栅极叠层；在栅极叠层侧壁形成栅极间隙壁；在硅衬底中形成凹陷部；在凹陷部中外延生长硅锗应力源。由于硅锗的晶格(lattice)常数大于硅，因此硅锗可对位于源极硅锗应力源与漏极硅锗应力源之间的沟道区施加压应力。

然而，硅锗的外延工艺会发生均匀性的问题。图1示出现有技术的具有硅锗应力源4的PMOS装置2。如图1所示，由于图案负载效应(pattern-loadingeffect)，硅锗应力源4的厚度不均匀，且因此形成丘状物(hump)。硅锗应力源的厚度不均匀将降低PMOS装置的驱动电流。

现有技术中，可通过控制锗浓度来减少硅锗区厚度的不均匀，这就是说，利用调整外延工艺参数，例如气体流量、反应压力及电力等等，来控制锗的浓度。然而，控制外延工艺参数将降低集成电路工艺中晶圆的产出率，并且，还可能导入污染物。因此，目前需要一种解决硅锗区厚度不均匀的方法。

发明内容

有鉴于此，本发明的目的之一在于提供一种可改善硅锗区的厚度均匀性的集成电路及其制造方法。

本发明提供一种集成电路，包括：半导体衬底，其具有第一区；至少一个p型区，在该半导体衬底中，且多个硅锗区形成在该p型区中；至少一个n型区，在该半导体衬底中；其中在该第一区中的所有所述硅锗区具有第一总面积，在该第一区中的所有所述p型区具有第二总面积，在该第一区中的所有所述n型区具有第三总面积；以及其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

上述集成电路中，该第一区可包括整个芯片。

上述集成电路中，该比率约介于8％至20％之间。

上述集成电路中，该第一区可具有约介于1mm至50mm的宽度及长度。

上述集成电路中，该第一区中的所述p型区包括多个p型有源区及多个p型非有源区，该第一区中的该n型区包括多个n型有源区及多个n型非有源区。

上述集成电路中，所述多个p型非有源区中的至少一个包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗。

上述集成电路中，所述多个p型有源区中的p型有源区包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗，且该p型有源区中的硅锗的宽度等于该p型有源区的宽度。

上述集成电路中，该第一区是电路区，该电路区选自由核心区、输入/输出区、存储区及其组合所组成的群组。

本发明又提供一种集成电路，包括：半导体衬底；第一区，其包括在该半导体衬底中的多个核心装置；第二区，其包括在该半导体衬底中的多个输入/输出装置；第三区，其包括在该半导体衬底中的多个存储装置，该第一区、该第二区及该第三区的面积均约介于1×1mm²至50×50mm²；至少一个p型区，分别在该第一区、该第二区及该第三区中，其中该p型区包括硅锗区形成于其中；至少一个n型区，分别在该第一区、该第二区及该第三区中；其中该第一区、该第二区及该第三区中的所有所述硅锗区具有第一总面积，该第二区及该第三区中的所有所述p型区具有第二总面积，该第二区及该第三区中的所有所述n型区具有第三总面积；以及其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

本发明还提供一种形成集成电路的掩模组，包括：第一区，其以掩模组中一个以上的掩模定义；多个第一图案，在该第一区中，所述多个第一图案定义多个p型区及多个n型区；多个第二图案，在该第一区中，所述多个第二图案定义多个硅锗区，所述多个p型区包括所述多个第二图案；其中所述多个第一图案具有第一总面积，所述多个第二图案具有第二总面积；其中该第二总面积与该第一总面积的比率约介于5％至50％之间。

上述形成集成电路的掩模组中，该第一区可包括整个芯片，该比率约介于8％至20％之间。

上述形成集成电路的掩模组中，该第一区中的所述多个p型区包括多个p型有源区及多个p型非有源区，该第一区中的所述多个n型区包括多个n型有源区及多个n型非有源区。

本发明能够改善硅锗区的厚度均匀性，并且所需的设计改变较少。

附图说明

图1示出现有技术具有硅锗应力源的PMOS装置；

图2-图3分别示出集成电路的剖面图及俯视图；

图4示出以图案密度为函数的硅锗区的厚度均匀性；

图5示出以硅锗光掩模(或光阻)未覆盖率为函数的硅锗区的厚度均匀性；

图6示出本发明实施例的集成电路的剖面图；以及

图7示出本发明另一实施例的集成电路的剖面图。

其中，附图标记说明如下：

2～PMOS装置； 4～硅锗应力源；

10～光阻； 20～衬底；

40～隔离区； 100～PMOS区；

102～PMOS装置； 112、212～凹陷部；

104～硅锗区； 200、500～辅助PMOS区；

204～辅助硅锗区； 300～NMOS区；

302～NMOS装置； 304～源/漏极区；

400～辅助NMOS区； 404～NMOS辅助区；

R、T～厚度 X、Y～方向。

具体实施方式

以下将详尽说明本实施例的操作方法及制造方法。然而，以下实施例并非本发明唯一的运用，本实施例仅是说明实施本发明的特定方法，其非用以限定本发明及专利范围。

本发明的发明人经实验发现，硅锗区的均匀性(uniformity)与图案密度有关。以下将配合图2及图3说明图案密度的定义及本发明的概念。图2及图3分别示出集成电路的剖面图及俯视图。请参照图2，衬底20包括：p型金属氧化物半导体区100，用以形成PMOS装置102；辅助(dummy)PMOS区200；n型金属氧化物半导体区300，用以形成NMOS装置302；以及辅助NMOS区400。衬底20可包括硅衬底，或者，也可用其他IIIA族或IVA族化合物来形成衬底。各个装置区100、200、300及400可属于核心电路区、输入/输出(I/O)电路区、存储区、其他硅锗区适用的电路区。衬底20(或芯片)可包括其他具有或不具有硅锗区的区域，例如静态随机存取存储器(SRAM)区、改良式SRAM(eSRAM)区、单晶体管随机存取存储器(1T-RAM)区或其他类似区。衬底20还可包括模拟区，模拟区包括模拟装置如双极结(bipolarjunction)晶体管、电阻、电容、二极管、密封环(seal ring)或其他类似元件。

区域100、200、300及400由隔离区40分隔，隔离区40可包括浅沟槽隔离(STI)区。PMOS装置102包括硅锗区104。为了降低图案负载效应，当硅锗区104形成时，也形成辅助硅锗区204。NMOS装置302包括源/漏极区304，可通过注入n型掺杂质至衬底20中来形成源/漏极区304。或者，源/漏极区304可包括碳硅(SiC)应力源。相同地，为了降低NMOS装置工艺的图案负载效应，可在区域400中形成NMOS辅助区404，举例而言，同时注入n型掺杂质至区域300及400。

值得注意的是，当硅锗区中的锗浓度降低时，硅锗区厚度不均匀的问题较少发生。优选的是，硅锗区104及204的锗浓度约介于5％至40％之间。可在硅锗区104上形成金属硅化区(未示出)，金属硅化区也可能形成在硅锗区204上。

图3示出图2结构的俯视图。综观本说明，可用来形成PMOS装置的硅锗应力源的区域，如区域104，也被称为p型有源区。而用来形成MMOS装置的源/漏极区的区域，如区域304，也被称为n型有源区。辅助PMOS区204是p型非有源(inactive)区，辅助NMOS区404是n型非有源区。P型有源区104、p型非有源区204、n型有源区304、及n型非有源区404分别以斜线示出阴影，以方便识别。需注意的是，如图2所示，硅锗形成在全部的p型有源区104及p型非有源区204中。然而，在接下来讨论的实施例中，硅锗可仅形成在部分的p型有源区104及p型非有源区204中。

在某特定区域中(例如整个芯片或芯片的一部分)，硅锗区的图案密度定义为A1/(A2+A3)。其中面积A1是该特定区域中所有硅锗区的总面积；面积A2是该特定区域中所有p型区，包括p型有源区及p型非有源区的总面积；面积A3是该特定区域中所有n型区，包括n型有源区及n型非有源区的总面积。假设硅锗形成在全部的p型有源区及p型非有源区，则面积A1等于面积A2，在此条件下，图案密度表示为A2/(A2+A3)。假设该特定区域仅包括图2示出的区域，则图案密度表示为(a1+b1)/(a1+a2+b1+b2)。其中a1是p型有源区104的总面积，a2是n型有源区304的总面积，b1是p型非有源区204的面积，b2是n型非有源区404的面积。

图4至图5示出实验结果，其说明图案密度如何影响硅锗区的厚度均匀性。硅锗区的厚度均匀性的定义可参见图2，硅锗区104有一部分较其他部分凹陷(recessed)，此凹陷部分通常在硅锗区104的中央区域。此凹陷部分的厚度较非凹陷部分的厚度小。假设硅锗区104在凹陷部分的厚度为R，而非凹陷部分的厚度为T，则硅锗区的均匀性为R/T，且均匀性以百分比表示。

请再次参照图4，Y轴表示硅锗区的厚度均匀性，X轴表示图案密度，其中这里的图案密度是在尺寸为5mm×5mm的区域中计算。需注意的是，硅锗区的厚度均匀性与图案密度有关。当图案密度降低时，硅锗区的厚度均匀性可获得改善。优选的是，硅锗区的厚度均匀性约大于80％，因此由图4可知，硅锗区的图案密度以小于约30％为较佳。

图5示出以硅锗光掩模(或光阻)未覆盖率(mask clear ratio)为函数的硅锗区厚度均匀性。硅锗光掩模(或光阻)未覆盖率等于芯片中硅锗区的总面积除以该芯片的全部面积。与从图4得到的结论相同，当硅锗光掩模(或光阻)未覆盖率降低时，硅锗区的厚度均匀性可获得改善。优选的是，硅锗区的厚度均匀性约大于80％，因此由图5可知，硅锗光掩模(或光阻)未覆盖率以小于约20％为较佳。优选的是，整个芯片的全部硅锗区的总面积约小于芯片中的所有p型区及n型区的面积的20％，在此，所有p型区及n型区包括有源区及非有源区。

为了控制芯片中的一部分区域的图案密度小于约30％，或整个芯片的图案密度小于约20％，需要减少硅锗区的面积。

图6示出本发明实施例的集成电路的剖面图。说明控制硅锗区的图案密度的第一及第二实施例示于图6，其中硅锗区仅形成在部分的辅助PMOS区200及500。为了形成凹陷部112及212，需要一个校正掩模。凹陷部112及212将在后续工艺分别被填入硅锗区104及204(如图2所示)。接着，使用此校正掩模以形成光阻10。在第一实施例中，此校正掩模的图案覆盖部分的辅助PMOS区200，因此，凹陷部212及其产生的辅助硅锗区小于p型非有源区200。在此例中，用来计算图案密度的面积A1仅包括凹陷部212的面积，而不是整个p型非有源区200的面积。由此可知，这样就降低了图案密度。假设X方向是在图6中剖面图的平面上，而Y方向与图6中剖面图的平面垂直，则凹陷部212的尺寸可在X和/或Y方向减少。

在第二实施例中，如图6所示，p型非有源区500完全地被光阻10覆盖。区域500中将不会形成硅锗区，因此，p型非有源区500的面积将不列入面积A1的计算中。

图7示出本发明的第三实施例的集成电路的剖面图，其中硅锗不形成于部分的p型有源区。凹陷部112仅占据区域100中的部分p型有源区。延伸光阻10至区域100的部分p型有源区，如图7所示。因此，在凹陷部112中形成的硅锗区小于区域100中的p型有源区。假设X方向在图7中剖面图的平面上，Y方向与在图7中剖面图的平面垂直，凹陷部112的尺寸以仅在X方向(沟道长度方向)减少为较佳，如图7所示。优选的是，硅锗区的尺寸在Y方向不减少。因此，p型有源区中硅锗区的宽度(在Y方向)等于p型有源区的宽度，而p型有源区中硅锗区的长度(在X方向)小于p型有源区的长度。本领域技术人员可结合图6-7的实施例，减少p型有源区及p型非有源区中的硅锗区面积。

图6-图7的实施例的优点之一为设计改变较少。由于有源区100及300与非有源区200、400及500的大小与位置不需要改变，因此隔离区40与NMOS装置102的大小与位置也不需要改变，也就是说，形成隔离区与NMOS装置的掩模不需要改变。

在图6-图7所示的实施例中，可应用逻辑运算(logic operation，LOP)和/或光学邻近修正(optical proximity correction，OPC)至现有技术的掩模上(或二进位定义档，通常称为布局档(GDS)，其可定义集成电路工艺的图层)，以制作形成光阻10的校正掩模，以此定义如区域100、200、300、400、500、104、204等等的区域。通过LOP和/或OPC，可校正现有技术掩模的边界。

优选的是，在面积约为1mm×1mm至50mm×50mm的区域中，图案密度约介于5％至50％，举例而言，在面积约为26mm×32mm的区域中，图案密度以约介于5％至50％为佳。优选的是，在进行上述实施例之后，整个晶圆的图案密度约小于20％，且约介于8％至20％为更加优选。在面积约大于10mm×10mm的区域中，图案密度约小于30％为较佳，且约介于5％至30％为更加优选。或者，在面积约大于5mm×5mm的区域中，图案密度约小于30％为较佳，且约介于5％至30％为更加优选。当计算某一区域的图案密度时，该区域可包括一个以上的功能电路区，例如输入/输出区、存储区、核心装置区或其他类似区域。在本例中，该区域中的各个功能电路区具有大于约5mm×5mm的面积。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，不脱离本发明的精神和范围内，应可作改动与修改，因此本发明的保护范围应以所附权利要求范围为准。

Claims

1.一种集成电路，包括：

半导体衬底，其具有第一区；

至少一个p型区，在该半导体衬底中，且多个硅锗区形成在该p型区中；

至少一个n型区，在该半导体衬底中；

其中在该第一区中的所有所述硅锗区具有第一总面积，在该第一区中的所有所述p型区具有第二总面积，在该第一区中的所有所述n型区具有第三总面积；以及

其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

2.如权利要求1所述的集成电路，其中该第一区包括整个芯片。

3.如权利要求2所述的集成电路，其中该比率约介于8％至20％之间。

4.如权利要求1所述的集成电路，其中该第一区具有约介于1mm至50mm的宽度及长度。

5.如权利要求1所述的集成电路，其中该第一区中的该p型区包括多个p型有源区及多个p型非有源区，该第一区中的该n型区包括多个n型有源区及多个n型非有源区。

6.如权利要求5所述的集成电路，其中所述多个p型非有源区中的至少一个包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗。

7.如权利要求5所述的集成电路，其中所述多个p型有源区中的p型有源区包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗，且该p型有源区中的硅锗的宽度等于该p型有源区的宽度。

8.如权利要求1所述的集成电路，其中该第一区是电路区，该电路区选自由核心区、输入/输出区、存储区及其组合所组成的群组。

9.一种集成电路，包括：

半导体衬底；

第一区，其包括在该半导体衬底中的多个核心装置；

第二区，其包括在该半导体衬底中的多个输入/输出装置；

第三区，其包括在该半导体衬底中的多个存储装置，该第一区、该第二区及该第三区的面积均约介于1×1mm²至50×50mm²；

至少一个p型区，分别在该第一区、该第二区及该第三区中，其中该p型区包括硅锗区形成于其中；

至少一个n型区，分别在该第一区、该第二区及该第三区中；

其中该第一区、该第二区及该第三区中的所有所述硅锗区具有第一总面积，该第二区及该第三区中的所有所述p型区具有第二总面积，该第二区及该第三区中的所有所述n型区具有第三总面积；以及

10.一种形成集成电路的掩模组，包括：

第一区，其以掩模组中一个以上的掩模定义；

多个第一图案，在该第一区中，所述多个第一图案定义多个p型区及多个n型区；

多个第二图案，在该第一区中，所述多个第二图案定义多个硅锗区，所述多个p型区包括所述多个第二图案；

其中所述多个第一图案具有第一总面积，所述多个第二图案具有第二总面积；

其中该第二总面积与该第一总面积的比率约介于5％至50％之间。

11.如权利要求10所述的形成集成电路的掩模组，其中该第一区包括整个芯片，该比率约介于8％至20％之间。

12.如权利要求10所述的形成集成电路的掩模组，其中该第一区中的所述多个p型区包括多个p型有源区及多个p型非有源区，该第一区中的所述多个n型区包括多个n型有源区及多个n型非有源区。