CN101127353A - 鳍片型场效应晶体管及其设计方法 - Google Patents

鳍片型场效应晶体管及其设计方法 Download PDF

Info

Publication number
CN101127353A
CN101127353A CNA2007101403137A CN200710140313A CN101127353A CN 101127353 A CN101127353 A CN 101127353A CN A2007101403137 A CNA2007101403137 A CN A2007101403137A CN 200710140313 A CN200710140313 A CN 200710140313A CN 101127353 A CN101127353 A CN 101127353A
Authority
CN
China
Prior art keywords
crystal orientation
fin
circuit
finfet
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101403137A
Other languages
English (en)
Inventor
R·M·拉奥
J-J·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101127353A publication Critical patent/CN101127353A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种鳍片型场效应晶体管(FINFET)包括形成源极－漏极区域的多个鳍片以及在所述鳍片附近设置的栅极区域。所述鳍片中的至少第一个鳍片具有第一晶体取向，和所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向。所述第二晶体取向被选择为与所述第一晶体取向不同以减小所述晶体管的驱动强度量化误差。还提出了使用这样的FETS的电路和用于设计这样的电路的方法。

Description

鳍片型场效应晶体管及其设计方法
技术领域
本发明通常涉及电子器件和电路以及，更具体而言，涉及鳍片型场效应晶体管(FINFETS)和FINFET电路。
背景技术
需要按比例缩小常规金属氧化物半导体场效应晶体管器件至深亚微米范围的革新比以前变得更迫切。由于常规按比例缩小面对短沟道效应、增加的泄漏(或开到关电流的下降的比率(I开/I关))、栅极泄漏等严重挑战，正在研究各种器件结构作为可选的解决方案。参见E.Nowak等，“Turning Silicon On Its Edges”，IEEE Circuits andDevices Magazine，20(1)：20-31，2004年一月-二月，和E.Nowak等，“Scaling Beyondthe 65-nm Node with FINFET-DGMOS”，Proceedings of IEEE CustomIntegrated Circuits Conference，pp.339-342，2003。
还正在考虑可选的表面取向和局部诱导的应变以进一步提高纳米设计的性能和功率特性。参见L.Chang、M.Ieong&M.Yang，“CMOS CircuitPerformance Enhancement by Surface Orientation Optimization”，IEEETransactions on  Electron Devices，vol.51，no.10，pp.1621-1627，2004年十月，和M.Yang等，“Performance dependence of CMOS on SiliconSubstrate Orientation for Ultrathin Oxynitride and HfO2 GateDielectrics”，IEEE Electron Device Letters，vol.24，pp.339-341，2003年五月。在这些各种选择中，由于其制造简单(相对于其它设计选择)和优越的短沟道效应，鳍片型场效应晶体管(FINFET)技术已经出现作为强有力的候选者。参见T.Ludwig等，“FinFET Technology for FutureMicroprocessors”，Proceeding of IEEE SOI Conference，pp.33-34，2003。
虽然FINFET具有与平面硅器件相比非常相似的制造方法和特性，但是使用FINFETS的电路设计需要确定的设计调节。在选择器件宽度时，平面工艺中的设计者相对不受限制，这样N-MOSFET和P-MOSFET器件中的驱动强度的适当的比率将在性能、功率耗散以及噪声容限中获得希望的折衷。然而，在FINFET中，通过鳍片的高度H确定器件宽度量子，每个鳍片提供2H的器件宽度。由于在器件宽度中的这样的量化，使用FINFET获得希望的β比率变得更加困难，这对与设计相关的功率性能折衷设置了约束。
对于对使用的器件的β比率敏感的电路，器件宽度量化问题尤为更加严重。这些包括静态随机存储器(SRAM)单元、锁存器、模拟和动态电路。为了使用FINFETS获得可比较的灵活性，需要具有潜在地较长的沟道长度的更多鳍片以获得给定的β比率。一般而言，β比率可被定义为第一晶体管的电导与第二晶体管的电导的比率。通过一个特定的实例，不旨在限制，CMOS SRAM的设计者可将单元的“β比率”定义为下拉器件的电导与经过栅极(pass-gate)器件的电导的比率。β比率越大，单元变得越稳定(它的静态噪声裕量(SNM)也增加)。
晶体管的电导近似与有效载流子迁移率μf成比例和近似与器件宽度与沟道长度的比率(W/L)成比例。可以通过下拉晶体管的μf(W/L)与经过栅极的μf(W/L)的比率近似SRAM单元的β。如果晶体管具有相同的沟道长度，那么该β比率变为N1的沟道宽度与NL的沟道宽度的比率。
图1示出了典型的多鳍片FINFET器件100的截面图(没有按比例绘制)。硅体可以被转到形成‘鳍片’102的垂直取向，具有沿着鳍片水平地设置的源极和漏极。覆盖在鳍片的三个面上的多晶硅栅极104包裹在鳍片上，并限定器件的宽度。电流流动沿着沿与硅片平行的方向的正交晶面产生。通过在SOI硅片上的硅膜的厚度典型地确定鳍片的高度(H)，因此对所有的鳍片102，鳍片的高度(H)是一个常数。鳍片的厚度(Tn)决定器件的短沟道特性并且与鳍片的高度H相比一般较小。通过光刻约束和规定晶片区域来确定鳍片的间距P以实现希望的器件宽度W。小的值的间距P和大的值的H能更好地装填每平方面积器件，产生更密集的设计(或更高效地使用硅晶片面积)。
可以看出，单个鳍片的宽度由鳍片的高度决定并可以被表示为2H+Tfi。当鳍片的厚度与鳍片的高度相比较小时，单个鳍片的宽度可近似为2H。另外，可以以仅仅累积多个单鳍片的宽度的方式增加器件的宽度，也就是，通过2nH给定任何器件的宽度，n为鳍片的数目。这与平面技术中的设计形成了对比，在平面技术的设计中以增加提供器件宽度的几乎连续的选择的设计栅格的方式增加器件的宽度。因此，在FINFET技术中获得希望的β比率更困难，并且约束了对β比率敏感的电路的特性。
希望克服现有方法中的限制。
发明内容
本发明的原理提供用于使用多个取向鳍片的FINFET驱动强度去量化的技术。在一个方面，一种示例性的鳍片型场效应晶体管(FINFET)包括形成源极-漏极区域的多个鳍片以及在所述鳍片附近设置的栅极区域。所述鳍片中的至少第一个鳍片具有第一晶体取向，以及所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向。所述第二晶体取向被选择为与所述第一晶体取向不同以减小所述晶体管的驱动强度量化误差。
在另一方面，场效应晶体管(FET)电路包括被可操作地耦合的多个FINFETS。所述FINFETS的至少第一个和所述FINFETS的至少第二个具有希望的β比率。所述第一FINFET与所述第二FINFET中的至少一个包括形成源极-漏极区域的多个鳍片，以及在所述鳍片附近设置的栅极区域。所述鳍片中的至少第一个鳍片具有第一晶体取向。所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向。所述第二晶体取向被选择为与所述第一晶体取向不同以获得所述希望的β比率伴随着与其中所有的FINFET鳍片具有相同晶体取向的其它等价的FET电路相比更小的管芯面积和/或减小的电容。
在又另一方面，一种设计包括被可操作地耦合的多个FINFETS的场效应晶体管(FET)电路的示例性的方法包括以下步骤：识别具有希望的β比率的所述FINFETS的至少第一个和所述FINFETS的至少第二个，规定所述第一FINFET与所述第二FINFET中的至少一个以具有形成源极-漏极区域的多个鳍片，和在所述鳍片附近设置的栅极区域，以及选择所述第二晶体取向为与所述第一晶体取向不同以获得所述希望的β比率。所述鳍片中的至少第一个鳍片具有第一晶体取向，和所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向。获得所述希望的β比率伴随着与其中所有的FINFET鳍片具有相同晶体取向的其它等价的FET电路相比更小的管芯面积和/或减小的电容。
以集成电路的形式实现本发明的一个或者多个实施例。
可以以包括具有用于执行示出的所述方法步骤的计算机可使用的程序代码的计算机可使用的存储介质的计算机产品的形式执行本发明的一个或者多个实施例(例如设计电路的上述方法)。此外，可以以包括存储器和耦合到所述存储器并工作的至少一个处理器的装置的形式实施本发明的一个或者多个实施例(例如实施所述设计方法的工作站)以执行示例性的方法步骤。
通过结合附图阅读下列示例性的实施例的详细说明，本发明的这些和其它的目的、特征和优点将变得显而易见。
附图说明
图1示出了现有技术的多鳍片FINFET器件；
图2示出了沿着不同表面取向的示例性的电子迁移率；
图3示出了沿着不同表面取向的示例性的空穴迁移率；
图4根据本发明的示例性的实施例，示出了用于获得器件的希望的驱动强度的多个(两个)取向FINFET(假设<110>基础晶片取向)；
图5根据本发明的另一示例性的实施例，示出了用于获得器件的希望的驱动强度的多个(三个)取向FINFET(假设<110>基础晶片取向)；
图6示出了图5的实施例的顶视图；
图7示出了驱动强度的量化误差的示例性的图；
图8示出了驱动强度的百分比量化误差的示例性的图；
图9示出了示例性的本发明的晶体管电路；
图10是示出了示例性的本发明的方法步骤的流程图；以及
图11描述了在实施本发明的一个或者多个方面和/或单元时有用的一种计算机系统。
具体实施方式
除某些其它工艺参数和常数外，器件的驱动强度(或β)还依赖于它的物理尺寸(宽度、长度)以及载流子迁移率。载流子迁移率依赖于沿电流流动方向的晶体取向。虽然<100>是典型的晶片取向，当使用非<100>表面取向时，沿着不同晶体取向的载流子有效质量的不同导致载流子迁移率的变化。在图2和图3中示例了该变化，其中示出了作为有效场的函数的沿着不同的载流子取向的(如标号的)电子和空穴的相对迁移率(参见上述L.Yang、M.Ieong&M.Yang)。可以明显地看出，沿着一个取向的迁移率可以比沿着另一取向的迁移率增加1倍多(对于空穴和电子)。然而，由于速度饱和效应，希望的驱动电流的有效改变要小的多，大约10～15％。由于迁移率直接影响驱动强度，可以通过改变器件的取向改变器件的β。
常规地，由于在同一平面硅晶片上制造紧密接近的不同的晶体取向所涉及的工艺复杂性，因此要避免沿着多个取向对准器件。然而，在FINFET技术中，器件沿垂直取向，因此在垂直于晶片平面的平面中。结果，可以通过在垂直平面中简单地旋转器件获得沿非<100>取向的器件。换言之，在版图(layout)中旋转多晶硅的方向会导致非<100>FINFET器件，这对于器件的相同的总宽度可呈现出不同的迁移率以及由此的不同驱动强度。本发明的该方面允许获得需要的驱动强度的器件。
当鳍片高度为H时，通过2nH给定使用FINFET结构的可能的器件宽度，其中n表示鳍片的数目。常规地，仅仅沿着<100>方向(其具有迁移率u1)定向这些器件，因此通过2nHu1k给定器件的驱动强度(DS)，其中k源自本领域的技术人员公知的某种意义上的工艺和系统常数。然而，如果我们希望(2n-1)H的宽度，使用现有技术是不可能的。
因此，在希望的驱动强度与获得的驱动强度之间的差(称为量化误差)为：
QE＝(2n-(2n-1))u1kH＝u1kH                (1)
通过下式给定百分比量化误差：
QEP＝100u1kH/[(2n-1)u1kH]＝100/(2n-1)    (2)
可以通过沿着非<100>取向定向一些指(鳍片)最小化该量化误差。例如，如果沿着<100>方向定向n1鳍片以及沿着<110>方向定向n2鳍片，那么可以通过下式给定器件的有效驱动强度：
DS＝k(2n1u1H+2n2u2H)                     (3)
其中：
k源自工艺和系统常数(k不依赖于取向，仅由不依赖于取向的工艺技术和系统约束确定，单取向情况和多取向情况具有相同的k)，
n1是具有第一晶体取向的鳍片的数目，
n2是具有第二晶体取向的鳍片的数目，
u1是与第一晶体取向相关的迁移率，
u2是与第二晶体取向相关的迁移率，以及
H是鳍片的高度。
因此，通过下式给定绝对量化误差及百分比量化误差：
QE＝2Hk(n1u1+n2u2)-(2n-1)u1kH                 (4)
QEP＝100[2(n1u1+n2u2)-(2n-1)u1]/[(2n-1)u1]    (5)
通过适当地选择n1和n2，可以最小化量化误差并获得更接近希望的驱动强度的驱动强度。图4中示例了该性质的示例性的实施，示出了其中沿着<100>方向定向两个鳍片402、404并沿着<110>取向设置一个鳍片406的器件400(在<110>晶片上)。假若使用<100>基础晶片，需要将器件旋转45°以沿着<110>取向对准它们。
应该理解示出的取向是示例性的并且能够采用其它取向。一般而言，器件400是FINFET的代表，其包括形成漏极-源极区域408的多个鳍片402、404、406，和在鳍片附近设置的栅极区域410。鳍片中的至少第一个鳍片具有第一晶体取向(在该情况下，两个鳍片，402和404)。鳍片中的至少第二个鳍片(在该情况下，408)具有与第一晶体取向不同的第二晶体取向。第二晶体取向被选择为与第一晶体取向不同以减小晶体管400的驱动强度量化误差。通过上述公式(3)基本给定器件400的驱动强度。可以预先选择鳍片的数目n1和n2以获得在具有仅仅单一晶体取向的鳍片的其它可比较的晶体管(也就是，晶体管的所有的材料、鳍片的数目以及尺寸都基本上相似，除了所有鳍片具有相同的取向)中所不可以得到的希望的DS的值。
现在应注意图5和图6(图6是图5的器件的顶视图)。图5和6示出了与图4相似的示例性的器件，除了采用了三个晶体取向。第一晶体取向是<100>，第二晶体取向是<110>，以及第三晶体取向是<111>。相似的部件具有与图4中相同的参考性状，增加了100。应该理解，如果采用三个不同的取向，驱动强度可表示为：
DS＝k(2n1u1H+2n2u2H+2n3u3H)    (6)
其中：
k源自工艺和系统常数，
n1是具有第一晶体取向的鳍片的数目，
n2是具有第二晶体取向的鳍片的数目，
n3是具有第三晶体取向的鳍片的数目，
u1是与第一晶体取向相关的迁移率，
u2是与第二晶体取向相关的迁移率，
u3是与第三晶体取向相关的迁移率，以及
H是鳍片的高度。
在该情况下，可以进一步减小量化误差。图5和6的晶体管使用与第一晶体取向和第二晶体取向不同的第三晶体取向。鳍片512使用第三取向。可以预先选择鳍片的数目n1、n2和n3以获得在具有仅仅单一晶体取向的鳍片或者仅仅两个晶体取向的其它可比较的晶体管中所不可以得到的希望的DS的值。同样，其它可比较的意指所有材料、尺寸以及鳍片的数目基本相同，而仅仅取向是不同的。
为了纯示例性的目的，考虑等价于具有Wmin＝0.25um的最小设计宽度的90nm器件技术的尺寸。假设，同样仅仅为了示例性的目的，沿着<100>和<110>取向的驱动强度的最大差为10％，沿着<110>取向的n型MOS(NMOS)比沿着<100>取向的NMOS慢10％(即，u1/u2＝0.9)。同时假设H＝100nm的鳍片高度。采用这些参数，对于具有0.25um至2.5um的宽度范围的器件确定驱动强度的量化误差和百分比量化误差。图7示出了量化误差(QE)与希望的驱动强度的关系。三条曲线分别地代表沿着一个(仅仅<100>)、两个(<100>和<110>)以及三个(<100>、<110>和<111>)取向对准的鳍片的可能性。在多个取向的情况下，确定沿着每个取向对准的鳍片的数目以最小化量化误差。图8中示出了相关的百分比量化误差。可以清楚看到使用多个取向的方法，可以相当地减小驱动强度的量化误差(和百分比量化误差)，由此实现对β比率敏感的电路的设计。对于具有不同的鳍片高度(H＝70nm至H＝130nm的范围)和不同的迁移率(u＝0.5至u＝1.5的范围)进行相似的试验，可以看到在每种情况下量化误差减小。应该强调本段和图7与8是为了示例在某一特定情况下获得的示例性的利益的目的，而不是作为限制。
图9示出了包括多个FINFETS的示例性的FET电路；为了示例的方便，以方块的形式示出了两个这样的FINFETS 904和906(在电路中可以出现需要的数目)。例如，可以将电路执行为集成电路902。可操作地耦合(建议通过连接线路)FINFETS904、906，也就是在有用的电路中直接或者通过其它元件或组件连接。电路900可以是，例如SRAM电路、锁存器、模拟电路、或者动态电路。FINFETS的至少第一个和FINFETS的至少第二个具有希望的β比率。例如，T1具有β1的β值和T2具有β2的β值，并且β1与β2的比率具有希望的值。第一FINFET904与第二FINFET906中的至少一个采用上述的多取向鳍片以获得与其中所有的FINFET鳍片具有相同晶体取向的其它等价的FET电路相比更小的管芯面积和/或减小的电容。如上所述，通过上述的公式给定驱动强度并选择鳍片的数目及其取向。在一个或者多个晶体管中，使用两个或者三个取向。
图10示出了设计刚刚描述的种类的场效应晶体管(FET)电路的方法中的示例性步骤的流程图1000。在步骤1004中，识别具有希望的β比率的FINFETS的至少第一个和FINFETS的至少第二个。在步骤1006中，规定第一FINFET904与第二FINFET906中的至少一个具有上述多个取向的鳍片以获得与其中所有FINFET鳍片具有相同的晶体取向的其它等价的FET电路相比更小的管芯面积和/或减小的电容。可以将选择鳍片的取向和规定的数目考虑为分开的步骤或者如图10中所示出的单个的综合步骤1006的部分。可以适当地采用公式(3)或(6)以选择第二晶体取向和至少鳍片的数目n2(当然以及，沿其它取向的鳍片的数目，等等)。在方块1008处继续处理。如果希望收敛到适当的解，可以反复地应用公式。
可以以集成电路的形式可以执行这里所描述的本发明的一个或多个方面或者实施例的技术的至少一部分。在形成集成电路中，在半导体晶片的表面上，以重复的图形的方式典型地制造多个相同的管芯。每个管芯可以包括这里所描述的一个或多个器件或者电路，并包括其它器件、结构或者电路。从晶片切或切割单个的管芯，然后封装为集成电路。本领域的技术人员懂得如何切割晶片并封装管芯以制造集成电路。这样制造的集成电路被视为本发明的一部分。如上所述的包括单元的电路可以是用于集成电路芯片的设计的一部分。可以在计算机存储介质(例如盘、磁带、物理硬盘驱动器或者例如存储存取网络中的虚拟硬盘驱动器)中创建例如用图形化计算机程序语言并存储芯片设计。如果设计者不制造芯片或者用于制造芯片光刻掩模，设计者可以通过物理方法(例如通过提供存储该设计的存储介质的拷贝)或电子地(例如通过网络)直接或者间接地传输产生的设计到这样的实体。然后可以将存储的设计转换为用于制造光刻掩模的适当的格式例如图形设计系统II(GDSII)，其典型地包括将在晶片上形成的所讨论的芯片设计的多个拷贝。可以利用光刻掩模限定将蚀刻或者进行其它加工的晶片的区域(和/或在其上的层)。
制造者可以以原料晶片的形式(也就是，作为具有多个未封装芯片的单一晶片)作为裸管芯或以封装的形式分配产生的集成电路芯片。在后一种情况下，在单芯片封装(例如具有附加到主板或者其它较高级载体的引线的塑料载体)中或者在多芯片封装(例如具有单或双表面互连或者掩埋互连的陶瓷载体)中安装芯片。在任何情况下，然后将所述芯片与其它芯片、分立电路元件、和/或其它信号处理器件集成，作为(a)中间产品例如主板，或者(b)最终产品的部分。最终产品可以为包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或者其它输入设备以及中央处理器的高级计算机产品。
采用利用专用硬件、通用处理器、固件、软件或者前述的组合的各种技术以执行本发明(例如设计方法可以为在工作站上使用软件的计算机实现)。可以以计算机产品的形式执行本发明的一个或者多个实施例，该计算机产品包括具有用于执行示出的方法步骤的计算机可用的程序代码的计算机可使用的存储介质。此外，可以以装置的形式执行本发明的一个或者多个实施例，该装置包括存储器和耦合到该存储器并工作的以执行示例性的方法步骤的至少一个处理器。
目前，应相信用于自动化设计方法(其可以造成上述的存储的设计)的优选实施将基本使用在通用计算机或者工作站上运行的软件。参考图11，这样的实施可采用例如处理器1102、存储器1104，以及例如通过显示器1106和键盘1108形成的输入/输出接口。这里使用的术语“处理器”旨在包括任何处理设备，例如包括CPU(中央处理单元)的设备，和/或其它形式的处理电路。此外，术语“处理器”可能涉及多个单个处理器。术语“存储器”旨在包括与处理器或者CPU相关的存储器，例如RAM(随机存取存储器)、ROM(只读存储器)、固定存储器设备(例如，硬盘驱动器)、可移动存储设备(例如，磁盘)、闪速存储器等。另外，这里使用的短语“输入/输出接口”旨在包括例如用于向处理单元输入数据的一个或者多个装置(例如鼠标)，和用于提供与处理单元的相关的结果的一个或者多个装置(例如打印机)。例如，通过作为数据处理器1112的一部分的总线1110，互连处理器1102、存储器1104和输入/输出接口例如显示器1106和键盘1108。也可以将适当的互连例如通过总线1110提供到网络接口1114例如网卡，其可被提供到具有计算机网络的接口，以及提供到存储介质接口1116例如磁盘或CD-ROM驱动器，其可提供到具有存储介质1118的接口。
因此，可以在一个或者多个相关的存储器设备(例如ROM、固定或可移动存储器)中存储包括这里所描述的用于执行本发明的方法的指令或代码的计算机软件并且，当准备利用其时，部分或全部加载(例如加载到RAM中)并通过CPU执行。这样的软件能够包括，但不限于，固件、驻留软件、微代码等等。
此外，本发明可采用从用于通过计算机或任何指令执行系统使用或者与其连接使用的提供程序代码的计算机可使用或计算机可读的存储介质(例如存储介质1118)可存取的计算机程序产品的形式。对于该说明的目的，计算机可使用或计算机可读的存储介质可以是用于通过指令执行系统、装置或设备使用或者与其连接使用的任何装置。
存储介质可以是电子的、磁的、光学的、电磁的、红外的或者半导体系统(或装置或设备)或者传播存储介质。计算机可读的存储介质的实例包括半导体或固态存储器(例如存储器1104)、磁带、可移动计算机磁盘(例如存储介质1118)、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘的现有的实例包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和DVD。
适于存储和/或运行程序代码的数据处理系统将包括通过系统总线1110直接或者间接地耦合到存储器单元1104的至少一个处理器1102。存储单元可以包括在实际执行程序代码期间采用的局域存储器、大容量存储器、和高速缓冲存储器，该高速缓冲存储器提供至少某些程序代码的临时存储以减少在执行期间必须从大容量存储器取回代码的次数。
可以直接地(例如通过总线1110)或通过中间I/O控制器(为清楚起见而略去)将输入/输出或者I/O设备(包括但不限于键盘1108、显示器1106、指点设备等等)耦合到系统。
也可以将网络适配器例如网络接口1114耦合到系统，以便数据处理系统通过中间专用或公共网络耦合到其它数据处理系统或远程打印机或存储设备。调制解调器、电缆调制解调器和以太网络卡仅仅是少数当前可用的种类的网络适配器。
在任何情况下，应该理解可以以硬件、软件及其结合的各种形式，例如专用集成电路(ASICS)、功能电路、具有相关的存储器的一个或者多个适当编程的通用数字计算机等等，执行这里所示例的元件。给出这里提供的本发明的教学，本领域的普通技术人员将能够构思本发明的元件的其它实施。
将了解并且应该理解可以以多种不同的方式执行上述的本发明的示例性的实施例。给出这里提供的本发明的教学，本领域的普通技术人员将能够构思本发明的其它实施。
虽然这里参考附图描述了本发明的示例性的实施例，应该理解本发明不限于那些精确的实施例，本领域的技术人员可以做出各种其它的改变和修改而不背离本发明的范围和精神。

Claims (20)

1.一种鳍片型场效应晶体管(FINFET)，包括：
形成源极-漏极区域的多个鳍片；以及
在所述鳍片附近设置的栅极区域；
其中：
所述鳍片中的至少第一个鳍片具有第一晶体取向，和所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向；以及
所述第二晶体取向被选择为与所述第一晶体取向不同以减小所述晶体管的驱动强度量化误差。
2.根据权利要求1的晶体管，其中所述第一晶体取向是<100>和所述第二晶体取向是<110>。
3.根据权利要求1的晶体管，其中通过下式基本给定所述晶体管的驱动强度DS：
DS＝k(2n1u1H+2n2u2H)
其中：
K源自工艺和系统常数，
n1是具有所述第一晶体取向的所述鳍片的数目，
n2是具有所述第二晶体取向的所述鳍片的数目，
u1是与所述第一晶体取向相关的迁移率，
u2是与所述第二晶体取向相关的迁移率，以及
H是所述鳍片的高度。
4.根据权利要求3的晶体管，其中预先选择n1和n2以获得在具有仅仅单一晶体取向的鳍片的其它可比较的晶体管中所不可以得到的希望的DS的值。
5.根据权利要求1的晶体管，其中所述鳍片中的至少第三个鳍片具有与所述第一晶体取向和所述第二晶体取向不同的第三晶体取向。
6.根据权利要求5的晶体管，其中所述第一晶体取向是<100>，所述第二晶体取向是<110>，以及所述第三晶体取向是<111>。
7.根据权利要求5的晶体管，其中通过下式基本给定所述晶体管的驱动强度DS：
DS＝k(2n1u1H+2n2u2H+2n3u3H)
其中：
k源自工艺和系统常数，
n1是具有所述第一晶体取向的所述鳍片的数目，
n2是具有所述第二晶体取向的所述鳍片的数目，
n3是具有所述第三晶体取向的所述鳍片的数目，
u1是与所述第一晶体取向相关的迁移率，
u2是与所述第二晶体取向相关的迁移率，
u3是与所述第三晶体取向相关的迁移率，以及
H是所述鳍片的高度。
8.根据权利要求7的晶体管，其中预先选择n1、n2和n3以获得在具有以下鳍片中的一者的其它可比较的晶体管中所不可以得到的希望的DS的值：
仅仅单一晶体取向的鳍片；和
仅仅两个晶体取向的鳍片。
9.一种包括多个鳍片型FETS(FINFETS)的场效应晶体管(FET)电路，所述FINFETS被可操作地耦合，其中：
所述FINFETS的至少第一个和所述FINFETS的至少第二个具有希望的β比率；和
所述第一FINFET与所述第二FINFET中的至少一个包括形成源极-漏极区域多个鳍片，以及在所述鳍片附近设置的栅极区域，所述鳍片中的至少第一个鳍片具有第一晶体取向，和所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向，所述第二晶体取向被选择为与所述第一晶体取向不同以获得所述希望的β比率伴随着下列中的至少一者：
更小的管芯面积；和
减小的电容
与其中所有的FINFET鳍片具有相同晶体取向的其它等价的FET电路相比。
10.根据权利要求9的电路，其中通过下式基本给定所述FINFETS的所述至少一个的驱动强度DS：
DS＝k(2n1u1H+2n2u2H)
其中：
k源自工艺和系统常数，
n1是具有所述第一晶体取向的所述鳍片的数目，
n2是具有所述第二晶体取向的所述鳍片的数目，
u1是与所述第一晶体取向相关的迁移率，
u2是与所述第二晶体取向相关的迁移率，以及
H是所述鳍片的高度。
11.根据权利要求10的电路，其中预先选择n1和n2以获得所述希望的β比率。
12.根据权利要求9的电路，其中所述鳍片中的第三个鳍片具有与所述第一晶体取向和所述第二晶体取向不同的第三晶体取向。
13.根据权利要求12的电路，其中通过下式基本给定所述晶体管的驱动强度DS：
DS＝k(2n1u1H+2n2u2H+2n3u3H)
其中：
K源自工艺和系统常数，
n1是具有所述第一晶体取向的所述鳍片的数目，
n2是具有所述第二晶体取向的所述鳍片的数目，
n3是具有所述第三晶体取向的所述鳍片的数目，
u1是与所述第一晶体取向相关的迁移率，
u2是与所述第二晶体取向相关的迁移率，
u3是与所述第三晶体取向相关的迁移率，以及
H是所述鳍片的高度。
14.根据权利要求13的电路，其中预先选择n1、n2和n3以获得所述希望的β比率。
15.根据权利要求9的电路，其中所述电路包括静态随机存取存储器(SRAM)电路。
16.根据权利要求9的电路，其中所述电路包括锁存器。
17.根据权利要求9的电路，其中所述电路包括模拟电路。
18.根据权利要求9的电路，其中所述电路包括动态电路。
19.一种设计包括多个鳍片型FETS(FINFETS)的场效应晶体管(FET)电路的方法，所述FINFETS被可操作地耦合，所述方法包括以下步骤：
识别具有希望的β比率的所述FINFETS的至少第一个和所述FINFETS的至少第二个；
规定所述第一FINFET与所述第二FINFET中的至少一个以具有形成源极-漏极区域的多个鳍片，以及在所述鳍片附近设置的栅极区域，所述鳍片中的至少第一个鳍片具有第一晶体取向，和所述鳍片中的至少第二个鳍片具有与所述第一晶体取向不同的第二晶体取向；以及
选择所述第二晶体取向为与所述第一晶体取向不同以获得所述希望的β比率伴随着下列中的至少一者：
更小的管芯面积；和
减小的电容
与其中所有的FINFET鳍片具有相同晶体取向的其它等价的FET电路相比。
20.根据权利要求19的方法，其中通过下式基本给定所述至少一个FINFET的驱动强度DS：
DS＝k(2n1u1H+2n2u2H)
其中：
k源自工艺和系统常数，
n1是具有所述第一晶体取向的所述鳍片的数目，
n2是具有所述第二晶体取向的所述鳍片的数目，
u1是与所述第一晶体取向相关的迁移率，
u2是与所述第二晶体取向相关的迁移率，以及
H是所述鳍片的高度。
其中所述选择步骤包括应用所述公式以选择所述第二晶体取向和至少所述鳍片的数目n2。
CNA2007101403137A 2006-08-16 2007-08-09 鳍片型场效应晶体管及其设计方法 Pending CN101127353A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/505,224 US20080121948A1 (en) 2006-08-16 2006-08-16 FINFET drive strength de-quantization using multiple orientation fins
US11/505,224 2006-08-16

Publications (1)

Publication Number Publication Date
CN101127353A true CN101127353A (zh) 2008-02-20

Family

ID=39095329

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101403137A Pending CN101127353A (zh) 2006-08-16 2007-08-09 鳍片型场效应晶体管及其设计方法

Country Status (2)

Country Link
US (1) US20080121948A1 (zh)
CN (1) CN101127353A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元
CN103187296B (zh) * 2011-12-31 2015-07-08 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN109585289A (zh) * 2017-09-28 2019-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283231B2 (en) * 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
US8188546B2 (en) 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US9472550B2 (en) * 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8525267B2 (en) * 2010-11-23 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for forming Fins in integrated circuitry
US8633076B2 (en) 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
CN106847805B (zh) * 2011-12-23 2020-08-21 英特尔公司 具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件
US8981493B2 (en) 2013-01-09 2015-03-17 International Business Machines Corporation FinFET and method of fabrication
US8999792B2 (en) 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
US9136320B2 (en) 2013-04-08 2015-09-15 Design Express Limited Field effect transistor
CN108807544B (zh) * 2013-06-26 2023-03-07 美商新思科技有限公司 具有异质结和改进的沟道控制的FinFET
US9306066B2 (en) * 2014-02-28 2016-04-05 Qualcomm Incorporated Method and apparatus of stressed FIN NMOS FinFET
FR3028351B1 (fr) * 2014-11-12 2018-01-19 Stmicroelectronics Sa Cellule integree multi-orientations, en particulier cellule d'entree/sortie d'un circuit integre
US9496399B2 (en) * 2015-04-02 2016-11-15 International Business Machines Corporation FinFET devices with multiple channel lengths
US9836572B2 (en) * 2015-11-19 2017-12-05 International Business Machines Corporation Incremental common path pessimism analysis
US10026653B2 (en) 2015-12-16 2018-07-17 International Business Machines Corporation Variable gate lengths for vertical transistors
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
CN116314339B (zh) * 2023-05-23 2023-09-12 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US7115920B2 (en) * 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187296B (zh) * 2011-12-31 2015-07-08 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元
CN103854696B (zh) * 2012-11-30 2016-12-28 台湾积体电路制造股份有限公司 含FinFET的SRAM单元
CN109585289A (zh) * 2017-09-28 2019-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109585289B (zh) * 2017-09-28 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US20080121948A1 (en) 2008-05-29

Similar Documents

Publication Publication Date Title
CN101127353A (zh) 鳍片型场效应晶体管及其设计方法
Maiti Introducing Technology Computer-Aided Design (TCAD): Fundamentals, Simulations, and Applications
Goel et al. Asymmetric drain spacer extension (ADSE) FinFETs for low-power and robust SRAMs
US8030971B2 (en) High-density logic techniques with reduced-stack multi-gate field effect transistors
Reddy et al. A comprehensive review on FinFET in terms of its device structure and performance matrices
Huynh-Bao et al. A comprehensive benchmark and optimization of 5-nm lateral and vertical GAA 6T-SRAMs
Ryu et al. Investigation of sidewall high-k interfacial layer effect in gate-all-around structure
Agrawal et al. Impact of variation in nanoscale silicon and non-silicon FinFETs and tunnel FETs on device and SRAM performance
Tayal et al. Incorporating bottom-up approach into device/circuit co-design for SRAM-based cache memory applications
Frank et al. Optimizing CMOS technology for maximum performance
Kim et al. Vertically stacked gate-all-around structured tunneling-based ternary-CMOS
Kim et al. Investigation of device performance for fin angle optimization in FinFET and gate-all-around FETs for 3 nm-node and beyond
Tayal et al. Performance analysis of junctionless DG‐MOSFET‐based 6T‐SRAM with gate‐stack configuration
Saha et al. Effect of gate dielectric on electrical parameters due to metal gate WFV in n‐channel Si step FinFET
Madhavi et al. Electrical Characterization of highly stable 10nm triple-gate FinFET for different contacts and oxide region materials
Zhang Silicon process and manufacturing technology evolution: An overview of advancements in chip making
Silvestri et al. A low-field mobility model for bulk, ultrathin body SOI and double-gate n-MOSFETs with different surface and channel orientations—Part I: Fundamental principles
Saha et al. Deep insights into electrical parameters due to metal gate WFV for different gate oxide thickness in Si step FinFET
Kumar et al. Digital-logic assessment of junctionless twin gate trench channel (JL-TGTC) MOSFET for memory circuit applications
Su et al. Analysis of in-line process parameters of the unity gain frequency of HKMG bulk FinFET devices
Ha et al. Prediction of Statistical Distribution on Nanosheet FET by Geometrical Variability Using Various Machine Learning Models
Panigrahi et al. Impact of non‐uniformly doped double‐gate junctionless transistor on the performance of 6T‐SRAM bitcell
Chowdhury et al. More-than-moore steep slope devices for higher frequency switching applications: a designer’s perspective
Sinha Strain engineering in modern field effect transistors
Aswale et al. Comparative study of different low power design techniques for reduction of leakage power in CMOS VLSI circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication