CN101123258B - 影像显示系统及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000010409 thin film Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000002019 doping agent Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 150000002500 ions Chemical class 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 238000009434 installation Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
- -1 phosphonium ion Chemical class 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
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Abstract
本发明揭示一种影像显示系统。此系统包括一薄膜晶体管装置,其包括一具有一像素区的衬底。一有源层设置于像素区的衬底上,包括一沟道区及由沟道区所隔开的一对源极/漏极区。沟道区包括具有第一导电型及相反于第一导电型的第二导电型的掺杂物。一栅极结构设置于有源层上,包括由一栅极介电层及一栅极层所构成的叠层。本发明还揭示一种具有薄膜晶体管装置的影像显示系统制造方法。
Description
技术领域
本发明涉及一种影像显示系统及其制造方法,特别是有关于一种具有改良的薄膜晶体管(TFT)装置的影像显示系统及其制造方法,此TFT装置的驱动电路区及像素区具有不同的电特性(electrical characteristic)。
背景技术
近年来,有源式阵列平面显示器的需求快速的增加,例如有源式阵列有机发光装置(AMOLED)显示器。有源式阵列有机发光装置通常利用薄膜晶体管作为像素及驱动电路的开关元件,而其可依据有源层所使用的材料分为非晶硅(a-Si)及多晶硅薄膜晶体管。相较于非晶硅薄膜晶体管,多晶硅薄膜晶体管具有高载流子迁移率及高驱动电路集成度及低漏电流的优势而常用于高速操作的产品。因此,低温多晶硅(low temperature polysilicon,LTPS)成为平面显示器技术的一种新的应用。LTPS可通过简单的IC工艺形成之,并将驱动电路整合于具有像素的基板上,降低了制造成本。
在LTPS薄膜晶体管制造中,驱动电路区及像素区的薄膜晶体管通过相同的工艺及同时形成之。因此,驱动电路区及像素区的薄膜晶体管具有相同的电特性。然而,有源式阵列有机发光装置中,驱动电路区的薄膜晶体管电特性需不同于像素区的薄膜晶体管。举例而言,需将驱动电路区的薄膜晶体管设计成具有高载流子迁移率及低次临界摆荡(sub-threshold swing)等特性,藉以提供快速响应。另外,需将像素区的薄膜晶体管设计成具有高次临界摆荡等特性来增加有源式阵列有机发光装置的灰阶反转(gray scale inversion),藉以提高对比率(contrast ratio)。然而,因为两区的薄膜晶体管是通过相同的工艺及同步形成之,故要在像素区制作高次临界摆荡的薄膜晶体管且在驱动电路区制作低次临界摆荡及高载流子迁移率的薄膜晶体管是相当困难的。
因此,有必要寻求一种新的薄膜晶体管装置,其在驱动电路区及像素区中具有不同的薄膜晶体管电特性,藉以在不牺牲驱动电路区薄膜晶体管的电特性情形之下,在像素区提供具有高次临界摆荡的薄膜晶体管。
发明内容
有鉴于此,本发明的目的在于提供一种影像显示系统。此系统包括一薄膜晶体管装置,其包括一衬底、一有源层、及一栅极结构。衬底具有一像素区。有源层设置于像素区的衬底上,包括一沟道区及由沟道区所隔开的一对源极/漏极区,其中沟道区包括具有第一导电型及相反于第一导电型的第二导电型的掺杂物。栅极结构设置于有源层上,包括由一栅极介电层及一栅极层所构成的叠层。
根据本发明的目的,本发明提供一种影像显示系统制造方法,其中此系统具有一薄膜晶体管装置,而此方法包括:提供一衬底,其具有一驱动电路区及一像素区。在驱动电路区及像素区的基板上形成一多晶硅层。在驱动电路区的多晶硅层上覆盖一掩模层。对像素区的多晶硅层进行一第一导电型离子注入。对像素区的多晶硅层进行相反于第一导电型的一第二导电型离子注入,使像素区的多晶硅层中具有第一及该第二导电型的掺杂物。去除掩模层。对多晶硅层进行退火处理,以活化掺杂物。
附图说明
图1A至1F绘示出根据本发明实施例的具有薄膜晶体管装置的影像显示系统的制造方法剖面示意图;以及
图2绘示出根据本发明另一实施例的影像显示系统方块示意图。
附图标记说明
100~衬底;102~缓冲层;104、109a~多晶硅层;106~掩模层;107、109~离子注入;107a~受损区;111~热处理;111a、111b~有源层(多晶硅图案层);112~栅极介电层(绝缘层);113a、113c~沟道区;113b、113d~源极/漏极区;114、116~栅极层;200~薄膜晶体管装置;300~平面显示器装置;400~输入单元;500~电子装置;D~驱动电路区;P~像素区。
具体实施方式
以下说明本发明实施例的制作与使用。然而,可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明,并非用以局限本发明的范围。
以下说明本发明实施例的影像显示系统及其制造方法。图1F绘示出根据本发明实施例的影像显示系统,特别是一种具有薄膜晶体管(TFT)装置的影像显示系统,其中薄膜晶体管装置包括具有一驱动电路区D及一像素区P的一衬底100。一缓冲层102可选择性地设置于衬底100上,以作为衬底100与后续所形成的有源层之间的黏着层或是污染阻挡层。一有源层111a设置于像素区P的衬底100上,而一有源层111b设置于驱动电路区D的衬底100上。有源层111a包括一沟道区113a及被沟道区113a所隔开的一对源极/漏极区113b。另一有源层111b同样包括一沟道区113c及被沟道区113c所隔开的一对源极/漏极区113d。在本实施例中,沟道区113a包括具有第一导电型及相反于第一导电型的第二导电型的掺杂物。举例而言,第一导电型为N型,而具有第一导电型的掺杂物包括磷。第二导电型为P型,而具有第二导电型的掺杂物包括硼。沟道区113c可为一本征(intrinsic)沟道区或是仅具有单一导电型的掺杂物,例如N型或P型。
二栅极结构分别设置于有源层111a及111b上,而完成薄膜晶体管的制作。像素区P的薄膜晶体管可为NMOS或CMOS。而驱动电路区D的薄膜晶体管可为NMOS、PMOS或CMOS。设置于有源层111a的栅极结构包括一栅极介电层112及一栅极层114。而设置于有源层111b的栅极结构包括一栅极介电层112及一栅极层116。
图1A至1F绘示出根据本发明实施例的具有薄膜晶体管装置的影像显示系统的制造方法剖面示意图。请参照图1A,提供一衬底100,其具有一驱动电路区D及一像素区P。衬底100可由玻璃、石英、或塑料所构成。一缓冲层102可选择性地形成于衬底100上,作为衬底100与后续形成的膜层之间的黏着层或污染阻障层。缓冲层102可为一单层或多层结构。举例而言,缓冲层102可由一氧化硅、一氮化硅、或其组合所构成。
在驱动电路区D及像素区P的衬底100上形成一膜层104。在本实施例中,膜层104可由多晶硅所构成,且可通过现有低温多晶硅(LTPS)工艺形成之。举例而言,在衬底100上形成一非晶硅层(未绘示)。对非晶硅层实施一激光退火处理,例如准分子激光退火(excimer laser annealing,ELA)处理,使非晶硅层转变成多晶硅层。接着,可选择性地对多晶硅层104实施沟道掺杂(channel doping)。
请参照图1B,在驱动电路区D的多晶硅层104上形成一掩模层106,而露出像素区P的多晶硅层104。掩模层106可通过现有微影技术形成之。 接着,对像素区P所露出的多晶硅层104实施第一导电型离子注入107。举例而言,利用磷离子或其它N型离子进行离子注入107,且注入剂量在1×1011ion/cm2至1×1013ion/cm2的范围。露出的多晶硅层104的晶格(lattice)结构由于受到离子轰击而受损,因而在像素区P所露出的多晶硅层104中造成一受损区107a,如图1C所示。在受损区107a中,多晶硅层104的缺陷密度增加而使其晶界电容(grain-boundary capacitance)增加。通常,晶界电容正比于次临界摆荡(sub-threshold swing)。因此,当作为薄膜晶体管有源层的多晶硅层中缺陷密度增加时,可具有较高的次临界摆荡。
另外,在受损区107a中电子与空穴数量差异也会因实施第一导电型离子注入107而增加。如此一来,将造成薄膜晶体管的起始电压(thresholdvoltage)发生漂移,这是电路设计所不愿发生的。为了解决上述问题,在本实施例中,特别对像素区P的多晶硅层104中的受损区107a实施相反于第一导电型的第二导电型离子注入109。举例而言,利用硼离子或其它P型离子进行离子注入109,且注入剂量在1×1011ion/cm2至1×1013ion/cm2的范围,如图1C所示,使像素区P的多晶硅层104中的受损区107a中具有第一及第二导电型的掺杂物。此处,具有第一及第二导电型的掺杂物的多晶硅层标示为109a,如图1D所示。第二导电型的掺杂物可因降低多晶硅层109a中电子与空穴数量差异而补偿起始电压的漂移。而在其它实施例中,可利用P型离子实施离子注入107,而后续利用N型离子实施离子注入109。
请参照图1D,在完成离子注入109之后,去除图1C所示的掩模层106。接着,对多晶硅层104及109a实施一热处理111。举例而言,通过快速热退火(rapid thermal annealing,RTA)工艺进行退火处理111,且其温度在300℃到600℃的范围,用以活化掺杂物并修复像素区P中多晶硅层109a的晶格结构。在完成退火处理111之后,掺杂物可与多晶硅层109a中的硅原子产生键结,以增加多晶硅层109a的稳定度。再者,在修复晶格结构之后,些许的晶格缺陷仍会留在多晶硅层109a,而增加次临界摆荡。在其它实施例中,热处理111亦可于后续薄膜晶体管制造步骤中进行。举例而言,可在形成薄膜晶体管的栅极结构之后进行。
请参照图1E,图案化图1D中的多晶硅层104及109a,以分别在像素区P及驱动电路区D中形成多晶硅图案层111a及111b。多晶硅图案层111a及111b作为像素区P及驱动电路区D中薄膜晶体管的有源层。接着,在有 源层111a及111b及缓冲层102上依序形成一绝缘层112及一导电层(未绘示)。在本实施例中,绝缘层112作为栅极介电层且可为一单层或多层结构。举例而言,绝缘层112可由氧化硅、氮化硅、或其组合所构成。而绝缘层112可通过现有沉积技术形成之,例如CVD。导电层可由金属所构成,例如钼(Mo)或钼合金。导电层可通过CVD或溅镀法形成之。随后蚀刻导电层,以分别在有源层111a及111b上形成栅极层114及116。随后,利用栅极层114及116作为注入掩模,以对有源层111a及111b实施重离子注入113。
完成重离子注入113之后,有源层111a中形成有一沟道区113a以及被沟道区113a所隔开的源极/漏极区113b。再者,有源层111b中形成有一沟道区113c以及被沟道区113c所隔开的源极/漏极区113d,如图1F所示,如此便完成本实施例的薄膜晶体管装置200。
根据本实施例,由于些许晶格缺陷会留在像素区P的有源层111a,故像素区P的有源层111a,故像素TFT相对于驱动TFT而言,可具有较高的次临界摆荡。因此,薄膜晶体管装置在像素区P及驱动电路区D中可具有不同电特性。再者,较高的次临界摆荡可增加显示装置的灰阶反转(gray scaleinversion),进而使显示装置具有较高的对比率而无须降低驱动TFT的电特性。另外,因为像素区P的有源层111a的沟道区113a具有N型及P型掺杂物,故可防止像素TFT的起始电压发生漂移。
图2绘示出根据本发明另一实施例的具有影像显示系统方块示意图,其可实施于一平面显示(FPD)装置300或电子装置500,例如一笔记型计算机、一手机、一数字相机、一个人数字助理(personal digital assistant,PDA)、一桌上型计算机、一电视机、一车用显示器、或一便携式DVD播放器。平面显示装置300可具有之前所述的薄膜晶体管(TFT)装置,而平面显示装置300可为LCD或OLED面板。如图2所示,平面显示装置300包括一薄膜晶体管装置,如图1F中的薄膜晶体管装置200所示。在其它实施例中,电子装置500可具有平面显示装置300。如图2所示,电子装置500包括:一平面显示装置300及一输入单元400。再者,输入单元400耦接至平面显示器装置300,用以提供输入信号(例如,影像信号)至平面显示装置300以产生影像。
虽然本发明已以优选实施例揭露如上,然其并非用以限定本发明,任何本领域内的技术人员,在不脱离本发明的精神和范围内,当可作更动与润饰,因此本发明的保护范围当视所附的权利要求书所界定者为准。
Claims (10)
1.一种影像显示系统,包括:
一薄膜晶体管装置,包括:
一衬底,具有一像素区;
一有源层,设置于该像素区的该衬底上,包括一沟道区及由该沟道区所隔开的一对源极/漏极区;以及
一栅极结构,设置于该有源层上,包括由一栅极介电层及一栅极层所构成的叠层;
其中该沟道区包括具有第一导电型及相反于该第一导电型的第二导电型的掺杂物。
2.如权利要求1所述的影像显示系统,其中该第一导电型为N型而第二导电型为P型。
3.如权利要求1所述的影像显示系统,更包括:
一平面显示装置,包括该薄膜晶体管装置;以及
一输入单元,耦接至该平面显示装置,用以提供一输入至该平面显示装置,使该平面显示装置显示影像。
4.如权利要求3所述的影像显示系统,其中该影像显示系统包括一具有该平面显示装置的电子装置。
5.如权利要求4所述的影像显示系统,其中该电子装置包括一笔记型计算机、一手机、一数字相机、一个人数字助理、一桌上型计算机、一电视机、一车用显示器、或一便携式DVD播放器。
6.一种影像显示系统的制造方法,其中该影像显示系统具有一薄膜晶体管装置,而该方法包括:
提供一衬底,其具有一驱动电路区及一像素区;
在该驱动电路区及该像素区的该基板上形成一多晶硅层;
在该驱动电路区的该多晶硅层上覆盖一掩模层;
对该像素区的该多晶硅层进行一第一导电型离子注入;
对该像素区的该多晶硅层进行相反于该第一导电型的一第二导电型离子注入,使该像素区的该多晶硅层中具有该第一及该第二导电型的掺杂物;
去除该掩模层;以及
对该多晶硅层进行退火处理,以活化该等掺杂物。
7.如权利要求6所述的影像显示系统的制造方法,更包括:
图案化位于该像素区的该多晶硅层,以形成一具有该第一及该第二导电型的掺杂物的有源层;
在该有源层上覆盖由一栅极介电层及一栅极层所构成的叠层;以及
对该有源层实施重离子注入,以在该栅极层下方形成一沟道区且在该沟道区的两侧形成一对源极/漏极区。
8.如权利要求6所述的影像显示系统的制造方法,其中通过快速热退火工艺进行该退火处理,且其温度在300℃到600℃的范围。
9.如权利要求6所述的影像显示系统的制造方法,其中利用磷离子进行该第一导电型离子注入,且注入剂量在1×1011离子/平方厘米至1×1013离子/平方厘米的范围。
10.如权利要求9所述的影像显示系统的制造方法,其中利用硼离子进行该第二导电型离子注入,且注入剂量在1×1011离子/平方厘米至1×1013离子/平方厘米的范围。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/502,842 | 2006-08-11 | ||
US11/502,842 US7786480B2 (en) | 2006-08-11 | 2006-08-11 | System for displaying images including thin film transistor device and method for fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101123258A CN101123258A (zh) | 2008-02-13 |
CN101123258B true CN101123258B (zh) | 2010-12-01 |
Family
ID=39049857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101383627A Active CN101123258B (zh) | 2006-08-11 | 2007-08-01 | 影像显示系统及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7786480B2 (zh) |
JP (1) | JP5188106B2 (zh) |
CN (1) | CN101123258B (zh) |
TW (1) | TWI338374B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4625793B2 (ja) * | 2006-09-08 | 2011-02-02 | 株式会社東芝 | 半導体デバイス |
TWI518916B (zh) | 2013-03-25 | 2016-01-21 | 友達光電股份有限公司 | 畫素結構的製造方法及其結構 |
CN105789318B (zh) * | 2014-12-26 | 2019-02-22 | 昆山国显光电有限公司 | 薄膜晶体管及其制备方法 |
CN106449655A (zh) * | 2016-10-18 | 2017-02-22 | 武汉华星光电技术有限公司 | 薄膜晶体管阵列基板及其制作方法 |
CN112397579B (zh) * | 2020-10-22 | 2022-12-06 | 云谷(固安)科技有限公司 | 显示面板 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1134068C (zh) * | 1996-02-09 | 2004-01-07 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252404A (ja) * | 1993-02-25 | 1994-09-09 | Nec Corp | 薄膜トランジスタ |
JP2809152B2 (ja) * | 1995-09-28 | 1998-10-08 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
TW386238B (en) * | 1997-01-20 | 2000-04-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
JP2001242803A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 表示装置及びその製造方法 |
JP2001257352A (ja) * | 2000-03-10 | 2001-09-21 | Toshiba Corp | 半導体装置の製造方法 |
JP3907957B2 (ja) * | 2001-03-26 | 2007-04-18 | 株式会社半導体エネルギー研究所 | 薄膜半導体デバイス及び薄膜半導体デバイスの作製方法 |
JP3704072B2 (ja) * | 2001-09-05 | 2005-10-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
TWI220072B (en) * | 2003-02-19 | 2004-08-01 | Toppoly Optoelectronics Corp | TFT structure with LDD region and manufacturing process of the same |
JP4583004B2 (ja) * | 2003-05-21 | 2010-11-17 | 株式会社 日立ディスプレイズ | アクティブ・マトリクス基板の製造方法 |
US8772783B2 (en) * | 2004-10-14 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2006156967A (ja) * | 2004-11-08 | 2006-06-15 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法及び有機エレクトロルミネッセンス表示装置 |
US7592628B2 (en) * | 2006-07-21 | 2009-09-22 | Tpo Displays Corp. | Display with thin film transistor devices having different electrical characteristics in pixel and driving regions |
-
2006
- 2006-08-11 US US11/502,842 patent/US7786480B2/en active Active
-
2007
- 2007-06-15 JP JP2007158518A patent/JP5188106B2/ja active Active
- 2007-07-11 TW TW096125174A patent/TWI338374B/zh not_active IP Right Cessation
- 2007-08-01 CN CN2007101383627A patent/CN101123258B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1134068C (zh) * | 1996-02-09 | 2004-01-07 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW200810130A (en) | 2008-02-16 |
US20080035995A1 (en) | 2008-02-14 |
CN101123258A (zh) | 2008-02-13 |
US7786480B2 (en) | 2010-08-31 |
JP5188106B2 (ja) | 2013-04-24 |
JP2008047872A (ja) | 2008-02-28 |
TWI338374B (en) | 2011-03-01 |
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JP2001320061A (ja) | 半導体装置 |
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Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |