CN101088151B - 连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法 - Google Patents

连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法 Download PDF

Info

Publication number
CN101088151B
CN101088151B CN2005800442970A CN200580044297A CN101088151B CN 101088151 B CN101088151 B CN 101088151B CN 2005800442970 A CN2005800442970 A CN 2005800442970A CN 200580044297 A CN200580044297 A CN 200580044297A CN 101088151 B CN101088151 B CN 101088151B
Authority
CN
China
Prior art keywords
shadow mask
deposition
insulating barrier
vapour deposition
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005800442970A
Other languages
English (en)
Other versions
CN101088151A (zh
Inventor
托马斯·P·布罗迪
约瑟夫·A·马尔卡尼奥
杰弗里·W·康拉德
蒂莫西·A·考恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantech Global Ltd
Original Assignee
Advantech Global Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantech Global Ltd filed Critical Advantech Global Ltd
Publication of CN101088151A publication Critical patent/CN101088151A/zh
Application granted granted Critical
Publication of CN101088151B publication Critical patent/CN101088151B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/467—Adding a circuit layer by thin film methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1545—Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/143—Masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/944—Shadow
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

在连续一列式阴影掩膜生产系统中通过沉积第一导电层随后在第一导电层的一部分之上沉积第一绝缘层来形成导通孔。第一绝缘层是以沿其边缘定义至少一个凹口的方式沉积的。然后第二绝缘层以该第二绝缘层与第一绝缘层的每个凹口稍微重叠来形成一个或者多个导通孔的方式被沉积在第一导电层的另一部分上，从而形成一个或多个导通孔。导电填充物可以有选择性地沉积在每个导通孔中。最后，第二导电层可以被沉积在第一绝缘层、第二绝缘层、以及导电填充物(如果提供)上。

Description

连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法
技术领域
本发明涉及一种用于在基片上形成电子元件，尤其是在阴影掩膜沉积过程中形成导通孔的阴影掩膜沉积系统和方法。
背景技术
通常，在多层电子器件中，如半导体器件，需要一个通孔来提供一个穿过非导电层(绝缘层或者电介质层)的导电路径，从而来连接两个或者多个导电层。通孔是通过以用来电连接多层基片中两个或者多个导电层的导电材料来填充或填满导通孔(或通孔)而形成的结构。
在典型的微电路制造工艺中，通孔的形成这样来实现：在要形成通孔的层上施加耐蚀刻材料的图案或模版，随后对晶片施加蚀刻介质来移除未被耐蚀刻材料保护的区域。耐蚀刻材料，已知的如光致抗蚀剂，由称为光刻蚀法的过程形成图案，该过程是一个减成湿式(subtractive wet)化学过程。
由于光刻蚀法是减成过程，因此这是个非常适合在多层电子器件制造中形成导通孔的过程。为了定义导体、绝缘体和通孔的适当图案，多层电子器件的制造工艺包括多个沉积和蚀刻步骤。在多层电子器件中制造通孔的典型的光刻蚀法的加工步骤包括：在绝缘层上施加导通孔的光致抗蚀剂图案；显影图像，从而在除了通孔的位置外到处余留光致抗蚀剂；烘烤上述图像；蚀刻此结构，于是蚀刻材料溶解绝缘层而不溶解光致抗蚀剂，从而在不破坏下面的导体的情况下在绝缘层上没有光致抗蚀剂的地方形成了一个孔；以及移除使(被导通孔穿过的)绝缘层保留在下面导体顶部上的光致抗蚀剂。可以看出，为了定义一个或者多个适当图案，尤其是通孔，多层电子器件的制造工艺利用了多个沉积和蚀刻的步骤。
由于以光刻蚀法制造工艺形成半导体器件之类的多层电子器件所需的步骤的数量，所以有足够能力进行批量生产的铸造厂是昂贵的。此外，由于制造过程的特点，生产设备必须在一级或者十级的净化室中使用。另外，由于所需设备的数量和每个设备的尺寸，净化室必须有相当大的面积，这也是非常昂贵的。
气相沉积阴影掩膜过程是公知的并且已在微电子制造领域使用了多年。气相沉积阴影掩膜过程相对于光刻蚀法过程是相当程度上成本更低和更简单的制造过程。但是，对比于光刻蚀法制造过程，气相沉积阴影掩膜过程是在真空环境中执行的附加过程。为了通过阴影掩膜真空沉积形成图案，在掩膜中需要开口(开孔)来允许材料通过该掩膜。但是，为形成非沉积区(如导通孔)，在掩膜中需要阻隔物来阻止在该区域上沉积材料。因此，为了制作导通孔，需要有孤立岛状物形式的物质来阻塞通孔位置。不可能用阴影掩膜，因为可能没有材料去支持被阻塞的区域。
此外，作为附加过程的连续一列式卷到卷阴影掩膜沉积过程提出了在不中断过程的情况下制作导通孔的技术挑战。比如，在高效率一列式卷到卷阴影掩膜沉积过程中插入一个或者多个光刻蚀法的步骤是效率低且不实际的。
因此，所需要的且在现有技术中没有公开的是用于在自动化的阴影掩膜真空沉积过程中形成导通孔的方法和设备。
发明内容
本发明是一种阴影掩膜气相沉积方法，其包含步骤：(a)在基片上气相沉积第一导电层；(b)在第一导电层上分别地气相沉积一对绝缘层，其中这对被沉积绝缘层中的一个沿其边缘定义一个槽并且该槽和这对被沉积绝缘层中另一个的边缘的组合定义了一个导通孔；以及(c)在第一和第二绝缘层上气相沉积第二导电层，其中第一和第二导电层通过导通孔中的导电体进行电连接。
第二导电层能够形成导通孔中的导电体。作为另一选择，在步骤(b)和(c)之间，本方法还可以包括在导通孔中气相沉积导电体。
每个导电层和每个绝缘层能够用不同阴影掩膜来沉积。作为另一选择，每个导电层能够用不同的阴影掩膜来沉积，而每个绝缘层能够用相同阴影掩膜来沉积，该相同阴影掩膜在沉积一对绝缘层的一个和沉积这对绝缘层的另一个之间被重新定位。
在气相沉积每个层之前，基片可被前进到与相应阴影掩膜关联的操作位置处。第一和第二导电层能够用相同的导电材料形成。第一和第二绝缘层能够用相同的绝缘材料形成。
本发明也是这样一种阴影掩膜气相沉积方法，其包含步骤：(a)在基片上气相沉积第一导电体；(b)在第一导电体上气相沉积第一绝缘体；(c)在第一导电体上气相沉积第二绝缘体，其中第二绝缘体的边缘具有与所述第一绝缘体的相应边缘进行配合来形成至少一个导通孔的形状，从而仅由上述的第一和第二绝缘体的气相沉积定义至少一个导通孔；以及(d)在第一和第二绝缘体上气相沉积第二导电体，从而通过导通孔在第一和第二导电体间建立电连接。
可通过在导通孔中沉积第二导电体来建立电连接。作为另一选择，能够通过在步骤(d)之前在导通孔中沉积导电填充物的方式来在第一和第二导电体间建立电连接。
在每个气相沉积步骤之前，基片能够被平移到接受相应气相沉积的位置。
最后，本发明是这样一种阴影掩膜气相沉积系统，其包括：用于在基片上气相沉积第一导电体的装置；用于在第一导电体上分别气相沉积一对绝缘体的装置，以使得这对被沉积的绝缘层中的一个沿其边缘定义一个槽并且该槽和这对绝缘层中另一个的边缘的组合定义导通孔；以及用于在这对绝缘体上气相沉积第二导电体的装置，从而通过导通孔在第一和第二导电体之间建立电连接。
该系统还可以包括用于在导通孔中气相沉积导电填充物的装置。
用于气相沉积导电体的每个装置可以包括：真空室；布置在真空室中且装满了将被沉积的导电体的沉积源；以及阴影掩膜，其布置在真空室中且具有与要通过沉积源进行沉积的导电体的期望图案相对应的开孔图案，其中在导电体的气相沉积期间阴影掩膜位于基片和沉积源之间。
用于气相沉积一对绝缘体的装置可以包括：真空室；布置在真空室中且装满了将被沉积的绝缘体的沉积源；阴影掩膜，其布置在真空室中且具有与要通过沉积源进行沉积的绝缘体的期望图案相对应的开孔图案，其中在绝缘体的气相沉积期间阴影掩膜位于基片和沉积源之间；以及用于在沉积一对绝缘层中的一个和沉积这对绝缘层中的另一个之间将真空室内的阴影掩膜重新定位的装置.
对于每个绝缘体来说，气相沉积一对绝缘体的装置可以包括：真空室；布置在真空室中且装满了将被沉积的绝缘体的沉积源；以及阴影掩膜，其布置在真空室中且具有与要通过沉积源进行沉积的绝缘体的期望图案相对应的开孔图案，其中在绝缘体的气相沉积期间阴影掩膜位于基片和沉积源之间。
该系统还可以包括用于把基片平移到每个真空室中去接受气相沉积的装置。
第一导电体和第二导电体中的至少一个是由钼、铝、金、铜、镍和钛中的至少一种形成的。这对绝缘体中的至少一个是由二氧化硅、氧化铝和五氧化二钽中的一种形成的。
附图说明
图1A是示出在多层电子器件的生产中使用多重阴影掩膜来形成导通孔的生产系统的示图；
图1B是图1A的生产系统内单个沉积真空室的放大视图；
图2A是在图1A的生产系统中由多次沉积事件形成的通孔结构的顶视图；
图2B是沿图2A中线A-A截取的剖面；
图2C是本发明可供选择的实施例中的沿图2A中线A-A截取的剖面；
图2D是沿图2A中线B-B截取的剖面；
图3A和图3B是由图1A的生产系统分别沉积的第一绝缘层和第二绝缘层的顶视图；
图3C是由图1A的生产系统以重叠的方式沉积的第一绝缘层和第二绝缘层来形成的导通孔的顶视图；
图4是包含了由图1A的生产系统形成的导通孔阵列的第一和第二绝缘层的顶视图；
图5A是在图1A的生产系统中使用的用来形成一组绝缘层的示例阴影掩膜的顶视图；
图5B是图5A中的细节A的详细顶视图；
图6是使用图1A的生产系统来制造通孔结构的方法的流程图。
具体实施方式
参照图1A，在多层电子器件的生产中，通过多重阴影掩膜的使用完成连续一列式阴影掩膜沉积过程来形成导通孔的生产系统100包括：多个沉积真空室110(如沉积真空室110a到110n)。沉积真空室110的数量和布置依赖于以其形成的指定产品所要求的沉积事件的次数。
在生产系统100的使用中，基片112通过使用包含发放卷114和收紧卷116的卷到卷机构来平移通过沉积真空室110。
参照图1B并继续参照图1A，每个沉积真空室110包括沉积源118，主动式散热片120及阴影掩膜122.比如，沉积真空室110a包括沉积源118a，主动式散热片120a及阴影掩膜122a；沉积真空室110b包括沉积源118b，主动式散热片120b及阴影掩膜122b；沉积真空室110c包括沉积源118c，主动式散热片120c及阴影掩膜122c，等等；对于任意数量的沉积真空室110都如此.如果希望，则一个或者多个沉积真空室110可以有选择性地包括一个适当的装置123用于在真空室110中第一位置和第二位置间重新定位阴影掩膜122，反之亦然.
沉积真空室110串连地安装和连接。每个沉积源118装有期望材料，该材料将通过其相关的阴影掩膜122来沉积到基片112上，其中阴影掩模122以与相应沉积真空室110中基片112的部分紧密接触的方式来被支持。
每个主动式散热片120提供一个与在对应的沉积真空室110中的基片112的非沉积面相接触的水平参照面，作为基片112平移通过生产系统100时的排热手段。
每个阴影掩膜122包括开孔(未示出)的图案，例如槽和孔。随着基片112在生产系统100上的前进，在每个阴影掩膜122上形成的开孔的图案与来自相应沉积真空室110中相应沉积源118的要被沉积到基片112上的材料的期望图案一致。
每个阴影掩膜122由例如镍、铬、钢、铜、Kovar
Figure G2005800442970D00061
或者Invar
Figure G2005800442970D00062
形成，并具有例如150至200微米的厚度。Kovar或者Invar
Figure G2005800442970D00064
可以从例如俄勒冈州阿什兰的ESPIC公司得到。在美国，Kovar
Figure G2005800442970D00065
是注册号为第337,962号的注册商标，当前由特拉华州威尔明顿的CRS股份公司持有；Invar
Figure G2005800442970D00066
是注册号为第63,970号的注册商标，当前由法国的Imphy S.A.公司持有。
本领域的技术人员将觉察到生产系统100可以包括附加的阶段(未示出)，如退火阶段、测试阶段、一个或者多个清洁阶段、切割和安装阶段等等已公知的阶段。此外，沉积真空室110的数量、目的和布置可以根据需要修改，以便通过本领域的一般技术来沉积特殊应用所要求的一种或者多种材料。在第2003/0228715号美国专利申请公开，标题为“用于控制受控元件的有源矩阵底板和其制造方法”中公开了典型的生产系统100，其内容通过参考合并入本申请中。
沉积真空室110可以用来在基片112上沉积各种材料以在该基片112上形成一个或者多个电子元件。每个电子元件可以是例如薄膜晶体管(TFT)、二极管、存储元件或者电容器。仅仅通过在沉积真空室110中经由连续操作把材料连续地沉积到基片112上就可以形成多层电路。
每个沉积真空室110被连到真空源(未示出)，该真空源操作来用于在沉积真空室110中建立适当的真空以便通过相应阴影掩模122中的开孔以例如溅射或气相沉积的本领域已知的方式来允许装在相应沉积源118中的材料沉积在基片112上。
在下面的描述中，基片112被描述成一个连续的柔性薄板，从发放卷114分配进入第一沉积真空室110，发放卷114被布置在预载真空室中，该预载真空室连接到用于在其中建立适当真空的真空源(未示出)。基片112被描述成一个连续的柔性薄板，但是，这不理解为限制本发明，因为生产系统100能够被配置成连续处理多个个体的或单独的基片112。每个沉积真空室110可以包括避免基片112在前进时下垂的支承和导承。
在生产系统100的运转中，随着基片112由发放卷114和收紧卷116的作用前进通过沉积真空室110，布置在每个沉积源118中的材料通过处于适当的真空中的对应的阴影掩膜122被沉积在位于对应的沉积真空室110中的基片112的一部分上，于是多个连续的图案在基片112上被形成.更具体地说，基片112有多个部分，它们中的每一个在每个沉积真空室110中的位置相隔预定的时间间隔.在这个预定的时间间隔期间，来自对应沉积源118的材料被沉积到位于对应的沉积真空室110中的基片112的部分上.在这个预定的时间间隔之后，基片112步进前移，于是基片112的部分连续地前进到下一个真空室进行另外的适当处理.步进前移一直到基片112的每个部分都通过所有的沉积真空室110.其后，连续地退出最后的沉积真空室110的基片112的每个部分由位于存储真空室(未示出)中的收紧卷116接收.作为另一选择，退出生产系统100的基片112的每个部分通过切割机(未示出)与基片112的剩余部分切断.
参照图2A，通孔结构200可以在生产系统100中通过多次沉积事件形成。这个通孔结构200包括：沉积到基片112上部的第一导电层210；一对绝缘体，例如，第一绝缘层212和第二绝缘层214，他们彼此紧邻地沉积到第一导电层210上部的相同平面；第二导电层218，沉积到第一绝缘层212和第二绝缘层214的组合体的上部。第一绝缘层212和第二绝缘层214被沉积以使第一绝缘层212的边缘与第二绝缘层214邻近的边缘稍微重叠，反之亦然。第一绝缘层212和第二绝缘层214也以定义一个或者多个导通孔216的方式被沉积。每个导通孔216用导电填充物220填充，其跨接第一导电层210和第二导电层218之间的间隙，因此创建了它们之间的电连接。
第一导电层210、第二导电层218和导电填充物220由一种或者多种典型的材料形成，例如金属，用以在半导体制造中形成互接。这样的材料的例子包括而并非限制为：钼、铝、金、铜、镍、钛、金属合金和其它金属化合物。第一绝缘层212和第二绝缘层214的组合体生成了由任意的普通的电路绝缘材料形成的非导电层，例如而非限制为：二氧化硅(SiO2)、氧化铝(Al2O3)或者五氧化二钽(Ta2O5)。
参照图2B并继续参照图2A，通孔结构200的每个导通孔216包括在生产系统100的一个沉积真空室110中被沉积的导电填充物220。以这种方式，当第二导电层218被沉积时，在第一导电层210和第二导电层218间形成电连接。在由导通孔216定义的区域外，通过第一绝缘层212或者第二绝缘层214来电隔离第一导电层210和第二导电层218。
参照图2C并继续参照图2A，替代在导通孔216中沉积的导电填充物220，第二导电层218可以被沉积到第一绝缘层212和第二绝缘层214上部及导通孔216中，因此可以与在导通孔216中的第一导电层210的暴露表面直接接触。
参照图2D并继续参照图2A，作为另一选择，当第一绝缘层212和第二绝缘层214被沉积到第一导电层210上时，第二绝缘层214可以与第一绝缘层212部分重叠，并且第二导电层218被沉积到第一和第二绝缘层212和214上。其它导电或者非导电层材料可以存在于基片112上，但是，为了简单，在图2A到2D中都未示出。
现在将对通孔结构200的形成进行更详细的描述。
参照图3A和3B，第一绝缘层212包括：第一边缘310、第二边缘312和一个或者多个沿着第二边缘312在预定位置形成的凹口或者凹槽314。第二绝缘层214包括：第一边缘320、第二边缘322和一个或者多个沿着第二边缘322在预定位置形成的凹口或者凹槽324。第一绝缘层212和第二绝缘层214的示例尺寸示出是用于说明，并不理解为限制本发明。
参照图3C，在一个或者多个第二绝缘层214之前沉积一个或者多个第一绝缘层212的位置，每个第二绝缘层214的第一边缘320以一定的距离与邻近的第一绝缘层212的第二边缘312稍微重叠，该距离比凹口314的深度少得多，比如，对于0.070mm的凹口314深度采用0.020mm的重叠距离.类似的，第二绝缘层214的第二边缘322以一定的距离与邻近的第一绝缘层212的第一边缘310稍微重叠，该距离比凹口324的深度少得多，比如，对于0.070mm的凹口324深度采用0.020mm的重叠距离.以这种方式，每个导通孔216的边界或者由第一绝缘层212的一个凹口314的三个面或壁及在相邻第二绝缘层214的第一边缘320的第四个面或壁上形成，或者由第二绝缘层214的一个凹口324的三个面或壁及在相邻第一绝缘层212的第一边缘310的第四个面或壁上形成.因此，每个导通孔216代表在第一绝缘层212和第二绝缘层214的组合体中的开口(也就是没有绝缘材料的地方).在图4中更加详细地描述通过多个第一绝缘层212和多个第二绝缘层214的布置以相似的方式形成的导通孔216阵列.
图4中，通过例如在第一导电层210(图4中未示出)的上部沉积多个在空间上平行的第一绝缘层212并随后在第一导电层210(图4中未示出)的上部也沉积多个在空间上平行的第二绝缘层214来形成绝缘层400。第二绝缘层214相对于第一绝缘层212被沉积，这样每个第二绝缘层214的第一和第二边缘320和322同邻近的第一绝缘层212的第二和第一边缘312和310分别稍微重叠。以这种方式，形成了具有一个导通孔216阵列的绝缘材料的连续层。带有导通孔216阵列的绝缘层400只是一个示例并不理解为限制本发明。
参照图5A，用于形成第一组绝缘层(如图4中显示的第一绝缘层212)的阴影掩膜122包括：薄片510，其中形成多个开孔512，例如开孔512a、512b、512c等等。根据相关的电路设计，每个开孔512是一个有预定尺寸、形状和位置的开口。薄片510例如由镍、铬、钢、铜、Kovar
Figure G2005800442970D00091
或者Invar
Figure G2005800442970D00092
形成，具有例如0.070mm的厚度。
参照显示了图5A的细节A的图5B，每个开孔512包括：第一边缘514、第二边缘516和一组沿着第二边缘516在预定位置形成的小突起518。开孔512的示例尺寸示出只用于说明，并不理解为限制本发明。
与图5A中的阴影掩膜122类似但其开孔相对于图5A中的阴影掩膜122的开孔512有偏移的另一个阴影掩膜(未示出)，能够用来形成第二组绝缘层，如图4中所示的第二绝缘层214。
参照图1到图5B，在生产系统100运行中，第一导电层210通过沉积真空室110a中的阴影掩膜122a被沉积到基片112的上部.随后，第一绝缘层212通过沉积真空室110b中的阴影掩膜122b被沉积到第一导电层210的上部，以及第二绝缘层214通过沉积真空室110c中的阴影掩膜122c被沉积到第一导电层210的上部，从而形成一个或者多个导通孔216.之后，在沉积真空室110d中，导电填充物220通过具有与导通孔216的布局相匹配的开孔图案的阴影掩膜122d被沉积到每个导通孔216中.然后在沉积真空室110e中第二导电层218通过阴影掩膜122e被沉积到第一绝缘层212、第二绝缘层214和导电填充物220的组合体的上部.作为另一选择，不是导电填充物220被沉积到导通孔216中，而是第二导电层218被沉积到第一绝缘层212和第二绝缘层214的上部并遵循每个导通孔216的轮廓，以便与第一导电层210进行电连接.第一导电层210和第二导电层218每个都能以预定的图案被沉积从而来形成期望的电路图案.例如，第一导电层210可以被沉积为在基片112上以第一方向延伸的一系列空间上平行的线，而第二导电层218可以被沉积为以垂直于第一导电层210的空间上平行的线的方向延伸的一系列空间上平行的线.导通孔216可以用上述方式在第一导电层210的每条空间上平行的线与第二导电层218的每条空间上平行的线的交叉点上形成.
参照图6，制造通孔结构200的方法600包括步骤610，在此处基片112通过由发放卷114和收紧卷116组成的卷到卷系统的作用下前移到比如沉积真空室110a中。然后阴影掩膜122a被对准并使其与基片112密切接触，并且如第一导电层210第一导电层由沉积源118a通过其开孔图案与第一导电层210的布局相匹配的阴影掩膜122a的开孔图案被沉积到基片112上。
然后方法前进到步骤612，在此处，基片112通过卷到卷系统前进到比如沉积真空室110b。然后阴影掩膜122b被对准并使其与基片112密切接触，并且第一绝缘层，如图3C中的第一绝缘层212由沉积源118b通过其开孔图案与第一绝缘层212的布局相匹配的阴影掩膜122b(如图5A和5B所示)的开孔图案被沉积到第一导电层210的一个或者多个部分上。
然后方法前进到步骤614，在此处，基片112通过卷到卷系统前进到比如沉积真空室110c。然后阴影掩膜122c被对准并使其与基片112密切接触，并且第二绝缘层，如图3C中的第二绝缘层214由沉积源118c通过其开孔图案与第二绝缘层214的布局相匹配的阴影掩膜122c的开孔图案被沉积到第一导电层210的一个或者多个部分上。第二绝缘层214被沉积来使得其与第一绝缘层212稍微重叠，如图3C和4所示，从而形成一组如图2A、3C和4所示的导通孔216。
然后方法前进到可选步骤616，在此处，基片112通过卷到卷系统前进到比如沉积真空室110d。然后阴影掩膜122d被对准并使其与基片112密切接触，并且导电填充物，如导电填充物220由沉积源118d通过其开孔图案与导通孔216的布局相匹配的阴影掩膜122d的开孔图案被沉积到每个导通孔216中，如图2A和2B所示。
然后方法前进到步骤618，在此处，基片112通过卷到卷系统前进到比如生产系统100的沉积真空室110e。然后阴影掩膜122e被对准并使其与第一绝缘层212和第二绝缘层214密切接触。然后，第二导电层，如第二导电层218由沉积源118e通过其开孔图案与第二导电层218的布局相匹配的阴影掩膜122e的开孔图案被沉积到第一绝缘层212、第二绝缘层214、及导电填充物220(如果提供)。
在方法600中，步骤612和614的顺序可以交换。为此，第一导电层210和第二导电层218可以以任意顺序来沉积。此外，当图2A到图6描述使用两次沉积事件即沉积第一绝缘层212和第二绝缘层214来在绝缘层中形成一个或者多个导通孔216时，本领域的技术人员将理解，在至少需要两次沉积事件时，可根据阴影掩模122的设计采用超过两次的沉积事件以形成在第一导电层210和第二导电层218之间的导通孔216。因此，本发明不理解为局限于只使用两次沉积事件来形成导通孔216。
总的来说，本发明的生产系统100和方法600提供了一种通过在沉积真空室110中的多次相继的沉积事件来形成一个或者多个导通孔216的方式.在一个实施例中，在第一导电层210和第二导电层218之间通过沉积第一绝缘层212然后沉积第二绝缘层214形成绝缘层，其中第一绝缘层212(或者第二绝缘层214)的边缘包括一组凹口314(或者324)，也就是指没有绝缘材料，并且其中第二绝缘层214的第一边缘320(或者第一绝缘层212的第一边缘310)与第一绝缘层212的凹口314(或者第二绝缘层214的凹口324)稍微重叠.以这种方式，建立边界以形成一个或者多个导通孔216.比如，每个导通孔216的边界建立在第一绝缘层212的凹口314(或者第二绝缘层214的凹口324)的三个面及第二绝缘层214的第一边缘320(或者第一绝缘层212的第一边缘310)的第四个面上.结果，在第一绝缘层212和第二绝缘层214的组合体内形成一个开口，可以提供一个穿过上述的组合体的导电通路，来实现第一导电层210和第二导电层218间的电连接.
通过使用本发明的生产系统100和方法600来形成具有一个或者多个导通孔216的绝缘层的多次沉积事件的使用避免了使用其它过程如光刻蚀法过程来形成导通孔的处理流程的中断，光刻蚀法过程是一个减成湿式化学过程，费用昂贵，效率低并且不容易整合到连续一列式阴影掩膜沉积过程中。
而且，本发明涉及的生产系统100和方法600不理解为局限于形成“孔”，也就是，一个绝缘层中没有材料的区域。在此公开的概念和技术适用于在任意材料的层中形成孔，如绝缘层、导电层、或者半导体层。
已经参照优选实施例对本发明进行了描述。根据阅读和理解前面的详细描述，可进行明显的组合和替换。例如，一个或者多个第一绝缘层212可以包括一个或者多个沿着其上的第一边缘310和第二边缘320的每一个的凹口314，而每个邻近的第二绝缘层214的第一边缘320和第二边缘322可以没有凹口或者凹槽。为此，每个绝缘层的第一边缘和/或第二边缘上的一个或者多个凹口的位置可以根据需要进行选择，因此不理解为限制本发明。此外，当第一绝缘层212和第二绝缘层214描述为在分别的沉积真空室110中由分别的阴影掩膜122来沉积时，如果第一绝缘层212和第二绝缘层214有相同的图案，如图3C所示，则可简单地通过使一个可选择的装置123在沉积事件之间重新定位在沉积真空室中的阴影掩膜，来利用相同的阴影掩模沉积两个绝缘层。比如，在通过阴影掩膜122沉积第一绝缘层212后，所述阴影掩膜122能够被移位或者重新定位因此第二绝缘层可以在相同的沉积真空室中用相同的阴影掩膜以图3C中所示的方式被沉积。此外，由于构想了其它适合的方面的使用，因此在此描述的各种方面只是示范用的并且不理解为限制本发明。本发明理解为意在包括所有落入所附的权利要求及其等同物范围内的修改和替换。

Claims (20)

1.一种阴影掩膜气相沉积方法，其用于在连续一列式阴影掩膜沉积过程中通过多次沉积事件形成导通孔，所述方法包含步骤：
(a)在基片上气相沉积第一导电层；
(b)在所述第一导电层上分别气相沉积一对绝缘层，其中这对被沉积的绝缘层中的一个沿其边缘定义一个槽并且该槽和这对被沉积的绝缘层中另一个的边缘的组合定义一个导通孔，从而导通孔仅由所述第一和第二绝缘体的气相沉积而形成；以及
(c)在所述第一和第二绝缘层上气相沉积第二导电层，其中所述第一和第二导电层通过所述导通孔中的导电体进行电连接。
2.根据权利要求1的方法，其中所述第二导电层形成所述导通孔中的导电体。
3.根据权利要求1的方法，其中在所述步骤(b)和(c)之间还包括步骤：在所述导通孔中气相沉积导电体。
4.根据权利要求1的方法，其中所述每个导电层和所述每个绝缘层通过不同的阴影掩膜来沉积。
5.根据权利要求4的方法，其中在气相沉积所述每个层之前还包括步骤：将所述基片前进至与相应阴影掩膜关联的操作位置处。
6.根据权利要求1的方法，其中：
所述每个导电层通过不同阴影掩膜来沉积；以及
所述每个绝缘层通过相同阴影掩膜来沉积，所述相同阴影掩膜在沉积一对绝缘层的一个和沉积这对绝缘层的另一个之间被重新定位。
7.根据权利要求1的方法，其中：
所述第一和第二导电层由相同的导电材料形成；以及
所述第一和第二绝缘层由相同的绝缘材料形成。
8.一种阴影掩膜气相沉积方法，其用于在连续一列式阴影掩膜沉积过程中通过多次沉积事件形成导通孔，所述方法包含步骤：
(a)在基片上气相沉积第一导电体；
(b)在所述第一导电体上气相沉积第一绝缘体；
(c)在所述第一导电体上气相沉积第二绝缘体，其中第二绝缘体的边缘具有与所述第一绝缘体的相应边缘进行配合来形成至少一个导通孔的形状，从而至少有一个导通孔仅由所述第一和第二绝缘体的气相沉积而形成；以及
(d)在所述第一和第二绝缘体上气相沉积第二导电体，从而通过所述导通孔在所述第一和第二导电体间建立电连接。
9.根据权利要求8的方法，其中通过在所述导通孔中沉积所述第二导电体来建立所述电连接。
10.根据权利要求8的方法，其中在所述步骤(d)之前还包括步骤：在所述导通孔中气相沉积导电填充物使得当沉积所述第二导电体时，通过所述导通孔中的导电填充物来在所述第一和第二导电体之间建立电连接。
11.根据权利要求8的方法，其中在所述每个气相沉积步骤之前还包括步骤：把所述基片平移到接受对应的气相沉积的位置。
12.根据权利要求8的方法，其中：
所述第一和第二导电体由相同的导电材料形成；以及
所述第一和第二绝缘体由相同的绝缘材料形成。
13.一种阴影掩膜气相沉积系统，其包含：
用于在基片上气相沉积第一导电体的装置；
用于在所述第一导电体上分别气相沉积一对绝缘体的装置，以使得这对被沉积的绝缘层中的一个沿其边缘定义一个槽并且该槽和这对绝缘层中另一个的边缘的组合定义一个导通孔；以及
用于在所述一对绝缘体上气相沉积第二导电体的装置，从而通过所述导通孔在所述第一和第二导电体间建立电连接，
其中，用于分别气相沉积一对绝缘体的装置包括第一阴影掩膜和第二阴影掩膜，所述第一阴影掩膜包括用于沉积所述一对绝缘体中沿其边缘定义了槽的那一个的图案，并且所述第二阴影掩膜包括用于将所述一对绝缘体中的另一个的边缘沉积为部分地覆盖所述槽以定义所述导通孔的图案。
14.根据权利要求13的系统，还包括用于在所述导通孔中气相沉积导电填充物的装置。
15.根据权利要求13的系统，其中所述用于气相沉积导电体的每个装置包括：
真空室；
沉积源，其布置在所述真空室中且充满了将被沉积的导电体；以及
阴影掩膜，其布置在所述真空室中且具有与要通过所述沉积源进行沉积的导电体的期望图案相对应的开孔图案，其中在导电体的气相沉积期间所述阴影掩膜位于所述基片和所述沉积源之间。
16.根据权利要求15的系统，其中用于气相沉积一对绝缘体的装置包括：
真空室；
沉积源，其布置在所述真空室中且充满了将被沉积的绝缘体；
阴影掩膜，其布置在所述真空室中且具有与要通过所述沉积源进行沉积的绝缘体的期望图案相对应的开孔图案，其中在绝缘体的气相沉积期间所述阴影掩膜位于所述基片和所述沉积源之间；以及
用于在沉积所述一对绝缘层中的一个和沉积这对绝缘层中的另一个之间将所述真空室内的阴影掩膜重新定位的装置。
17.根据权利要求15的系统，其中用于气相沉积所述一对绝缘体的装置对于每个绝缘体包括：
真空室；
沉积源，其布置在所述真空室中且充满了将被沉积的绝缘体；以及
阴影掩膜，其布置在所述真空室中且具有与要通过所述沉积源进行沉积的绝缘体的期望图案相对应的开孔图案，其中在绝缘体的气相沉积期间所述阴影掩膜位于所述基片和所述沉积源之间。
18.根据权利要求16的系统，还包括用于把所述基片平移到每个真空室中去接受气相沉积的装置。
19.根据权利要求17的系统，还包括用于把所述基片平移到每个真空室中去接受气相沉积的装置.
20.根据权利要求13的系统，其中：
所述第一导电体和所述第二导电体中的至少一个是由钼、铝、金、铜、镍和钛中的至少一种形成的；以及
所述这对绝缘体中的至少一个是由二氧化硅、氧化铝和五氧化二钽中的一种形成的。
CN2005800442970A 2004-12-23 2005-12-20 连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法 Expired - Fee Related CN101088151B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/020,907 US7132361B2 (en) 2004-12-23 2004-12-23 System for and method of forming via holes by multiple deposition events in a continuous inline shadow mask deposition process
US11/020,907 2004-12-23
PCT/US2005/046348 WO2006071671A2 (en) 2004-12-23 2005-12-20 System for and method of forming via holes by multiple deposition events in a continuous inline shadow mask deposition process

Publications (2)

Publication Number Publication Date
CN101088151A CN101088151A (zh) 2007-12-12
CN101088151B true CN101088151B (zh) 2010-05-12

Family

ID=36612279

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800442970A Expired - Fee Related CN101088151B (zh) 2004-12-23 2005-12-20 连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法

Country Status (3)

Country Link
US (2) US7132361B2 (zh)
CN (1) CN101088151B (zh)
WO (1) WO2006071671A2 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271111B2 (en) * 2005-06-08 2007-09-18 Advantech Global, Ltd Shadow mask deposition of materials using reconfigurable shadow masks
US20090098309A1 (en) * 2007-10-15 2009-04-16 Advantech Global, Ltd In-Situ Etching Of Shadow Masks Of A Continuous In-Line Shadow Mask Vapor Deposition System
GB2484713A (en) * 2010-10-21 2012-04-25 Optovate Ltd Illumination apparatus
GB201718307D0 (en) 2017-11-05 2017-12-20 Optovate Ltd Display apparatus
GB201800574D0 (en) 2018-01-14 2018-02-28 Optovate Ltd Illumination apparatus
TW202102883A (zh) 2019-07-02 2021-01-16 美商瑞爾Ｄ斯帕克有限責任公司 定向顯示設備

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
JPH06104206A (ja) * 1992-09-18 1994-04-15 Seiko Instr Inc 半導体装置の製造方法および製造装置
US6143640A (en) * 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6602782B2 (en) 2000-05-31 2003-08-05 Samsung Electronics Co., Ltd. Methods for forming metal wiring layers and metal interconnects and metal interconnects formed thereby
JP3538170B2 (ja) 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
KR100469252B1 (ko) 2002-04-12 2005-02-02 엘지전자 주식회사 쉐도우 마스크 및 그를 이용한 풀칼라 유기 ｅｌ 표시소자
US6943066B2 (en) * 2002-06-05 2005-09-13 Advantech Global, Ltd Active matrix backplane for controlling controlled elements and method of manufacture thereof
KR100480705B1 (ko) * 2002-07-03 2005-04-06 엘지전자 주식회사 유기 ｅｌ 소자 제작용 새도우 마스크 및 그 제조 방법
KR20040061817A (ko) 2002-12-31 2004-07-07 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US7531216B2 (en) * 2004-07-28 2009-05-12 Advantech Global, Ltd Two-layer shadow mask with small dimension apertures and method of making and using same

Also Published As

Publication number Publication date
CN101088151A (zh) 2007-12-12
US20060141761A1 (en) 2006-06-29
US7132361B2 (en) 2006-11-07
US20070051311A1 (en) 2007-03-08
WO2006071671A2 (en) 2006-07-06
WO2006071671A3 (en) 2007-02-08

Similar Documents

Publication Publication Date Title
CN100546022C (zh) 阴影掩模气相沉积系统及阴影掩模气相沉积方法
US6633074B2 (en) Integrated circuit wiring with low RC time delay
CN101088151B (zh) 连续一列式阴影掩膜沉积过程中用多次沉积事件形成导通孔的系统和方法
CN107863290A (zh) 形成包含楼梯台阶型结构的半导体装置结构的方法及相关半导体装置
CN1977373A (zh) 原子层淀积的含粘附层钽
CN109427968A (zh) 存储单元
CN101180714B (zh) 利用连续在线真空沉积工序平坦化导通孔的接触区域的系统及方法
US7682925B2 (en) Capacitor and manufacturing method thereof
KR20060135494A (ko) 반도체장치 및 그 제조방법
US20220189827A1 (en) Microelectronic devices and related methods of forming microelectronic devices
US20200111741A1 (en) Vertical electrical fuse
US20060134879A1 (en) Methods of manufacturing a metal-insulator-metal capacitor
CN101689503A (zh) 金属间导体
KR100311058B1 (ko) 반도체디바이스형성방법
JP2023521874A (ja) アレイ領域および非アレイ領域にピラーを含む電子デバイス、ならびに関連するシステムおよび方法
CN117136648A (zh) 金属-绝缘体-金属（mim）电容器模块
US11985813B2 (en) Bit line lead-out structure and preparation method therefor
US20240038547A1 (en) Method and structure to form connector tabs in subtractive patterning
US5897342A (en) Multilayer interconnection technique
US7018854B2 (en) Semiconductor device and method for manufacturing the same
JPH06140517A (ja) 半導体装置およびその製造方法
KR100613344B1 (ko) 반도체 소자의 제조 방법
KR20220000397A (ko) 3d 로직 및 메모리에 대한 자기 정렬 접촉부들
KR20030000303A (ko) 반도체 소자의 캐패시터 및 그 제조방법
US20060105550A1 (en) Method of depositing material on a substrate for a device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100512

Termination date: 20211220

CF01 Termination of patent right due to non-payment of annual fee