CN101083224A - 半导体器件的线的形成方法 - Google Patents

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Abstract

一种形成半导体器件的线的方法，其中可以通过降低线的电阻来改善器件的电特性。根据该方法，在其中形成给定结构的半导体衬底上形成无定形硅化物层或无定形TiSiN层。在无定形硅化物层或无定形TiSiN层上形成线导电层。

Description

半导体器件的线的形成方法
技术领域
本发明一般涉及半导体器件，更具体涉及半导体器件的线的形成方法，其中该方法可降低线的电阻。
背景技术
通常，由于半导体器件的线宽越来越窄并且其集成度增加，因此所需线宽不能通过采用传统反应性离子蚀刻(RIE)过程的线形成方法来满足。因此，已经广泛使用采用嵌入式(damascene)方法的线形成方法。
当采用嵌入式方法的线形成方法时，线材料必须沉积和间隙填充在沟槽中形成的图案区域中并且接触形式与使用RIE方法时不同。
在半导体器件中，钨(W)通常用作用于主要线材料的导电层。在W的情况下，使用WF6作为沉积气。因此，有必要在W形成前，利用电阻相对高于W的TiN、TaN、TiW等来沉积阻挡金属层。近来，由于线小型化的影响，导致通常采用通过具有良好的阶梯覆盖性的化学气相沉积(CVD)方法来形成TiN。
此外，通常在TiN层形成后才形成用于欧姆接触的TiSix，并且沉积Ti层(即附着层)以改善附着性。
需要在沉积W(即用于主要线材料的导电层)之前，使Ti/TiN层沉积至给定厚度或更厚。然而，在实际线结构中，Ti/FiN层占据大部分的厚度。具体而言，嵌入式方法包括在已经形成的沟槽中形成Ti/TiN层和W层，这与RIE方法不同。因此，Ti/TiN层具有3D结构。这使得Ti/TiN层构成大部分厚度。
而且，由于线结构变得更微细，因而Ti/FiN层占据更多厚度，从而导致W(即用于主要线材料的导电层)的沉积和间隙填充失败。因此，因为用于主要线材料的导电层体积减小、在用于主要线材料的导电层内形成空隙等原因导致产生问题。结果，线电阻增大，因而器件的电特性劣化。
改善用于主要线材料的导电层的间隙填充特性和电特性的最方便和最保险的方法是降低阻挡金属层的厚度，从而减少用于主要线材料的导电层的重量。但是，如果阻挡金属层的厚度低于临界厚度，则失去阻挡金属层的原有效果；因而产生由用于沉积W(即用于主要线材料的导电层)的WF6引起的电阻增大的问题、WF6气体渗透至半导体衬底中的“F附着”问题、Ti层和WF6相互爆炸性反应的“W火山”问题等等。
例如，沟槽的斜度必须设定为恒定值，并且阻挡金属层的厚度必须设定为临界值或更大。因此，需要改善用于主要线材料的导电层自身的电阻率的方法。
发明内容
因此，本发明专注于上述问题，并提供一种形成半导体器件的线的方法，其中在用于主要线材料的导电层形成后才形成无定形硅化物层或无定形TiSiN层，以在随后产生晶核时分配用于形成导电层的晶核，并减小在其上形成的导电层的电阻率，由此减小线的电阻。
根据一个方面，本发明提供一种形成半导体器件的线的方法，包括在半导体衬底上形成无定形硅化物层和在无定形硅化物层上形成线导电层的步骤。
该方法还包括以下步骤：在形成无定形硅化物层之前，在半导体衬底上形成附着层和在附着层上形成阻挡金属层。附着层优选由Ti形成，阻挡金属层可使用例如TiN、TaN和TiW之一形成。
该方法还包括在形成无定形硅化物层之后，在附着层和半导体衬底的界面上形成欧姆接触层的步骤。欧姆接触层是由于附着层的金属离子和半导体衬底的硅离子通过热处理过程相互反应而形成的金属硅化物层。
用于形成欧姆接触层的热处理过程优选通过快速热处理(RTP)方法在600℃-900℃温度下进行10秒-30秒。
无定形硅化物层优选是无定形WSix层。无定形WSix层可使用SiH4和WF6作为源气体而形成。
同时，无定形硅化物层优选使用化学气相沉积(CVD)法、原子层沉积(ALD)法和物理气相沉积(PVD)法中的一种来形成。当采用CVD法时，无定形硅化物层优选形成80-150的厚度。当采用ALD法时，无定形硅化物层优选形成10-100的厚度。
线导电层优选通过在无定形硅化物层或TiSiN层上生成W晶核和使用H2和WF6通过CVD法和PVD法之一沉积W而形成。
附图说明
图1是示出PVD W的电阻率Rs-下层厚度的图；
图2A-2D是示出形成根据本发明第一实施方案的半导体器件的线的方法的截面图；
图3A-3C是示出形成根据本发明第二实施方案的半导体器件的线的方法的截面图；和
图4是示出根据现有技术和本发明的线的电阻率Rs之间对比结果的图。
具体实施方案
以下，参考附图说明本发明的具体实施方案。
图1是示出PVD钨(W)的电阻率(Rs)-下层厚度的图。
由图1可见，形成在Ti/TiN层上的PVD钨层具有高电阻率值，而分别形成在热氧化物层、等离子体增强(PE)氮化物层和Ti/TiN/WSix层上的PVD钨层具有低电阻率值。
因此，在本发明中，在Ti/TiN层上形成WSix层，以便分配用于产生随后的W的晶核。此外，沉积在其上的W的晶粒尺寸增加，并且形成具有低电阻率的W层以降低线的电阻。在此，可以使用无定形TiSiN层来替代无定形WSix层，以分配用于产生随后的W的晶核。
图2A-2D是示出形成根据本发明第一实施方案的半导体器件的线的方法的截面图。
参考图2A，在半导体衬底20上顺序形成附着层11、阻挡金属层12和无定形硅化物层或无定形TiSiN层。附着层11优选采用Ti形成，阻挡金属层12优选采用TiN、TaN和TiW之一形成，无定形硅化物层13优选是无定形WSix层。无定形WSix层优选采用SiH4和WF6作为源气体，在350℃-550℃下通过例如CVD法、ALD法和PVD法之一而形成。当使用CVD法时，无定形WSix层13优选形成80-150的厚度，当采用ALD法时，无定形WSix层13优选形成10-100的厚度。
无定形WSix层13用来在产生用于后续W的晶核时进行分配并增大沉积在其上的块状W的晶粒尺寸，由此降低电阻率。
参考图2B，在附着层11和半导体衬底10的界面上形成欧姆接触层14。欧姆接触层14优选通过热处理过程形成。如果附着层11由钛(Ti)形成，则附着层11的Ti离子和半导体衬底10的Si离子被迫相互反应，从而形成TiSix层(即金属硅化物层)。热处理过程优选根据快速热处理(RTP)方法实施。在此，处理温度优选设定在600℃-900℃范围内，处理时间优选设定在10秒-30秒范围内。
参考图2C，在无定形硅化物层或无定形TiSiN层13上形成线导电层15。
线导电层15通过在无定形硅化物层或无定形TiSiN层13上生成W晶核并且随后回流H2和WF6以沉积W而形成。当生成W晶核时，该晶核被分配在无定形硅化物层或无定形TiSiN层13上，因而W沉积在所分配的W晶核周围。因此，可以得到具有大晶粒尺寸的W层。具有大晶粒尺寸的W层的电阻率低于具有小晶粒尺寸的W层。因此，可以降低线电阻。W层优选通过CVD或PVD法沉积W而形成。
参考图2D，通过蚀刻过程使线导电层15、无定形硅化物层或无定形TiSiN层13、阻挡金属层12、附着层11和欧姆接触层14顺序图案化。在整个表面上形成绝缘层16。抛光绝缘层16以暴露线导电层15。因而由此完成根据本发明第一实施方案的线形成过程。
图3A-3C是示出形成根据本发明第二实施方案的半导体器件的线的方法的截面图。在此，应用双嵌入过程。
参考图3A，在半导体衬底20上顺序形成第一层间绝缘层21、蚀刻停止层22和第二层间绝缘层23。在第二层间绝缘层23和蚀刻停止层22中形成沟槽24a，并且在第一层间绝缘层21中形成接触孔24b，从而完成双嵌入结构24。第一和第二层间绝缘层21和23优选使用氮化物形成，以在第二层间绝缘层23中形成沟槽24a的蚀刻过程中防止对第一层间绝缘层21的攻击。
在包括双嵌入结构24的整个表面上顺序形成附着层25、阻挡金属层26和无定形硅化物层或无定形TiSiN层27。
附着层25优选使用Ti形成，阻挡金属层26优选使用TiN、TaN和TiW之一形成，无定形硅化物层27优选是无定形WSix层。无定形WSix层27优选使用SiH4和WF6作为源气体，在350℃-550℃下通过例如CVD法、ALD法和PVD法之一而形成。当使用CVD法时，无定形WSix层27优选形成80-150的厚度，当采用ALD法时，无定形WSix层27优选形成20-200的厚度。
无定形WSix层27用来在生成用于后续W的晶核时进行分配并增大沉积在其上的块状W的晶粒尺寸，由此降低电阻率。
参考图3B，在附着层25和半导体衬底20的界面上形成欧姆接触层28。欧姆接触层28优选通过热处理过程形成。如果附着层25由钛(Ti)形成，则附着层25的Ti离子和半导体衬底20的Si离子被迫相互反应，从而形成TiSix层(即金属硅化物层)。热处理过程优选根据RTP方法实施。在此，处理温度优选设定在600℃-900℃范围内，处理时间优选设定在20秒-30秒范围内。
参考图3C，在无定形硅化物层或无定形TiSiN层27上形成线导电层29。抛光线导电层29以暴露第二层间绝缘层23，由此形成线。
线导电层29通过在无定形硅化物层或无定形TiSiN层27上生成W晶核并且随后回流H2和WF6以沉积W而形成。当生成W晶核时，该晶核被分配在无定形硅化物层或无定形TiSiN层27上，因而W沉积在所分配的W晶核周围。因此，可以得到具有大晶粒尺寸的W层。具有大晶粒尺寸的W层的电阻率低于具有小晶粒尺寸的W层。因此，可以降低线电阻。W层优选通过CVD或PVD法沉积W而形成。嵌入结构不能满足间隙填充的裕度。因此，优选使用具有良好阶梯覆盖性的CVD法。
由此完成根据本发明第二实施方案的半导体器件的线形成过程。在所述第二实施方案中，线形成在双嵌入结构中。然而，第二实施方案可应用于单嵌入结构、三嵌入结构等。
图4是示出根据现有技术和本发明的线的电阻率Rs之间对比结果的图。
由图4可见，在现有技术中，线的电阻率为约270欧姆/方块，而在本发明中，线的电阻率为约180欧姆/方块。因此，可显著降低线的电阻率。
如上所述，根据本发明，直到用于主要线材料的导电层形成后，才形成无定形硅化物层或无定形TiSiN层，从而在随后生成晶核时分配用于形成导电层的晶核，并且还降低形成在其上的导电层的电阻率。因此，由于可以降低线的电阻，因而可以改善器件的电特性。
虽然已经参考各种实施方案作出前述说明，但是本领域技术人员可以在不背离本发明的精神和范围的前提下作出各种变化和修改。

Claims (34)

1.一种形成半导体器件的线的方法，该方法包括以下步骤：
在半导体衬底上形成无定形硅化物层；和
在无定形硅化物层上形成线导电层。
2.权利要求1的方法，还包括以下步骤：在形成无定形硅化物层之前，
在半导体衬底上形成附着层；和
在附着层上形成阻挡金属层。
3.权利要求2的方法，其中附着层包含Ti。
4.权利要求2的方法，其中阻挡金属层包含TiN、TaN和TiW中的至少一种。
5.权利要求2的方法，还包括在形成无定形硅化物层后，在附着层和半导体衬底的界面处形成欧姆接触层的步骤。
6.权利要求5的方法，包括欧姆接触层形成为通过热处理过程使附着层的金属离子和半导体衬底的硅离子反应而形成的金属硅化物层。
7.权利要求6的方法，其中金属硅化物层包含硅化钛层。
8.权利要求6的方法，包括在600℃-900℃温度下实施热处理过程。
9.权利要求6的方法，包括根据快速热处理(RTP)法实施热处理过程。
10.权利要求6的方法，包括实施热处理过程10秒-30秒。
11.权利要求1的方法，其中无定形硅化物层包含无定形WSix层。
12.权利要求11的方法，包括使用SiH4和WF6作为源气体形成无定形WSix层。
13.权利要求1的方法，包括使用化学气相沉积(CVD)法、原子层沉积(ALD)法和物理气相沉积(PVD)法中的一种来形成无定形硅化物层。
14.权利要求13的方法，包括采用CVD法和形成厚度为80-150的无定形硅化物层。
15.权利要求13的方法，包括采用ALD法和形成厚度为10-100的无定形硅化物层。
16.权利要求1的方法，包括在350℃-500℃温度下形成无定形硅化物层。
17.权利要求1的方法，其中线导电层包含钨(W)层。
18.权利要求1的方法，包括通过在无定形硅化物层上生成W晶核和沉积W而形成线导电层。
19.权利要求18的方法，包括使用H2和WF6来沉积W。
20.权利要求18的方法，包括通过CVD法和PVD法中的一种来沉积W。
21.一种形成半导体器件的线的方法，该方法包括以下步骤：
在半导体衬底上形成无定形TiSiN层；和
在无定形TiSiN层上形成线导电层。
22.权利要求21的方法，还包括以下步骤：在形成无定形TiSiN层之前，
在半导体衬底上形成附着层；和
在附着层上形成阻挡金属层。
23.权利要求22的方法，其中附着层包含Ti。
24.权利要求22的方法，其中阻挡金属层包含TiN、TaN和TiW中的一种。
25.  权利要求22的方法，还包括在形成无定形TiSiN层后，在附着层和半导体衬底的界面处形成欧姆接触层的步骤。
26.权利要求25的方法，包括欧姆接触层形成为通过热处理过程使附着层的金属离子和半导体衬底的硅离子反应而形成的金属硅化物层。
27.权利要求26的方法，其中金属硅化物层是硅化钛层。
28.权利要求26的方法，包括在600℃-900℃温度下实施热处理过程。
29.权利要求26的方法，包括根据快速热处理(RTP)法实施热处理过程。
30.权利要求26的方法，包括实施热处理过程10秒-30秒。
31.权利要求21的方法，其中线导电层包含钨(W)层。
32.权利要求21的方法，包括通过在无定形TiSiN层上生成W晶核和沉积W而形成线导电层。
33.权利要求32的方法，包括使用H2和WF6来沉积W。
34.权利要求32的方法，包括通过CVD法和PVD法中的一种来沉积W。
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