CN101042606A - 电源顺序控制电路 - Google Patents

Abstract

本发明揭示了一种电源顺序控制电路，其包括稳压模块电路、降压模块电路、延时模块电路，其可替代原先计算机服务器系统启动时之电源顺序控制电路。该电源顺序控制电路采用一些小包装零件及逻辑控制器，电路结构简单且降低了成本，可大大提高该计算机服务器系统的性价比。

Description

电源顺序控制电路

技朮领域

本发明有关于一种计算机服务器之电源顺序控制电路。

背景技朮

科学技术的进步，电子制造业的高速发展，使得计算机在人们的日常生活和工作中越来越普及。人们在不断追求计算机越来越强大的功能的同时也希望着计算机的价格越来越偏宜。于是计算机的高性价比成为推动电子产业界工作人员不断探索改进的动力。英特尔的Dempsey服务器系统用于控制诸如处理器、内存和外围接口等各组电源顺序之电路采用Xilinx Xc9536XL EPGA编写控制程序，针对此种情况，本发明作者提出了一简单且容易实现之替换电路，其可简化电路，节约成本，提高产品性价比。

发明内容

本发明的目的在于提供一种电源顺序控制电路及其方法，其放弃了先前英特尔Dempsey伺服系统通过采用Xilinx Xc9536XL EPGA编写程序来控制各组电源顺序的方法，使用了一些传统逻辑控制器和小包装的零件，却达到了同样的效果。

为达成上述目的，本发明提供的电源顺序控制电路包括一稳压模块电路、四降压模块电路、二延时模块电路，其通过使用者按下电源按钮后，得到一高电平信号，该信号通过该稳压模块电路，依次启动各模块电路，由此，该电源顺序控制电路依次输出五组电源信号，并送至服务器系统北桥芯片、南桥芯片、中央处理器等相应部件，作为其工作电源。

包含上述部分之电路可完全替代原先英特尔Dempsey中央处理器伺服系统的各部件电源控制电路。

本发明所提供的电路所采用的元件为一些小包装零件，以及一些逻辑控制器，因此减少了该电路所占用PCB(印刷电路板)的面积及降低了成本，具有很大的实际意义。另，本发明根据英特尔关于电源配送指导以及电源与重置逻辑顺序，因此其完全符合英特尔芯片组的使用规格。

附图说明

图1为本发明电路设计的方块示意图。

图2为稳压模块10核心部分电路。

图3为第一降压模块20核心部分电路。

图4为第一延时模块50核心部分电路。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

参阅图1所示，其为本发明电路设计的方块示意图。所示电路包括五组电源信号，主要由计算机电源接头的电源(PS_PWRGD，Power Surpply_Power Good，电源供应良好)信号101控制，由该电源信号101确定服务器电源是否开启，其为高电平有效。当服务器电源开启后，该电源信号101为高电平，其利用此控制电路依次给北桥芯片(MCH)、南桥芯片(ESB2)、全缓冲双内嵌内存模块(FBDIMM，Fully-Buffered-Dual-Inline-Memory-Modules)、前端总线(FSB，Front Side Bus)以及中央处理器核心电压(CPU Vcore)提供工作电源。

为避免该电源信号101控制上述多组电源电压的启动时产生衰弱现象，该电源信号101须先经过一稳压模块10再输入下一模块。该稳压模块10起到提高该信号101的负载驱动能力的作用。而第一、第二、第三、第四降压模块20、30、40、60起到降压的作用，分别将各自输入的电压转换为所需要的电压，且各自使能端(Enable，简称EN)都为高电平时动作同时电源良好端(Power Good，简称PG)输出一高电平信号。另，第一、第二延时模块50、70起到延时稳定各自输入信号的作用，该信号经过延时稳定后才输入下一模块。

当使用者接通该计算机电源接头的电源后，该电源信号101就为高电平，其经过稳压模块10后输出一高电平信号。第一降压模块20之使能端(EN)接收到该高电平信号后开始动作，其将电源输入端(IN)电压P12V_F转化为电源输出端(OUT)之第一电源信号P1V5，该第一电源信号P1V5再分别送至北桥芯片(MCH)和南桥芯片(ESB2)作为其工作电压，同时，第一降压模块20还输出一高电平信号PWRGD_1.5V_MCH给下个模块。

由此，第二降压模块30接收到该PWRGD_1.5V_MCH之高电平信号后开始动作，其将电源输入端电压P12V转化为第二电源信号P1V8且输送至全缓冲双内嵌内存模块，同时还输出一高电平信号PWRGD_1.8V给第三降压模块40之使能端(EN)。

由此该第三降压模块40开始动作，其将电源输入端(IN)电压P1V5转化为第三电源信号P_VTT并输送至前端总线，其电源良好端(PG)输出的一高电平信号通过第一延时模块50延时稳定作用后输出一VTT_PWRGD高电平信号，该VTT_PWRGD信号接着输入到第四降压模块60之使能端(EN)。

该第四降压模块60输入为P12V，其输出第四电源信号P_VCCP并送给中央处理器，且其电源良好端(PG)输出的高电平信号再送至第二延时模块70进行延时稳定。

最后，该第二延时模块70输出一第五电源信号SYS_PWRGD给该计算机系统之系统时钟、电子集成驱动器(IDE，Intergrated Drive Electronics)、外围部件互连(PCI，Peripheral Component Interconnect)接口等部件。由此，服务器完成启动时给各功能部件送电的电源顺序控制。

综上所述，本发明的实质在于提供三种模块电路，即稳压、降压、延时模块电路，通过各自依序来临的致能信号完成各自的功能，进行相应部件的供电。

以下揭示本发明的一稳压、降压、延时模块电路，其为实现本发明提供了更为具体之实施技术支持。

请参阅图2所示，其为稳压模块10核心部分电路。电源信号101连接到第一NMOS(n通道绝缘栅场效应管)210的栅极，该第一NMOS210源极接地，其漏极通过一电阻220连接电源P12V_F信号。同时，该第一NMOS210的漏极还连接到一第二NMOS230的栅极。该第二NMOS230的源极接地，且其源极和漏极之间并连一电容240，其漏极为该稳压模块核心部分电路的输出端，该输出端输出高电平信号2301。

请参阅图3所示，其为第一降压模块20核心部分电路。该电路采用了一整流器300，于本实施方式中其采用双路同步PWM(脉宽调制)控制和驱动集成电路(IRU3146)，该整流器300可180度反相的工作，它能降低输入和输出滤波器的要求，由此只需要更少的元件。其使能端(SS1/SD)接收到高电平信号2301后，该整流器300开始工作。其电压输入端(VCH1)经过一电阻310接到一P5V电源信号上且同时该输入端(VCH1)经过一电容320接地。其输出电压回馈端(FB1)通过一电阻330连接到其电压输出端(OCSET1)且回馈端(FB1)通过一电阻340接地，同时一电容350和一电阻360串连之后并连在该电阻330两端。由此，调整电阻330、电阻340的阻值即可调节该整流器300的电压输出端(OCSET1)的输出值。于本实施例中，该电阻330为1.05千欧姆，电阻340为1.2千欧姆，电压输出端(OCSET1)输出为P1V5。同时，该整流器300的电源良好端(PGOOD)还输出一信号3001给下个模块。另，降压模块30、40、60可参照第一降压模块20之电路，根据输入的P12V、P1V5、P12V电源信号，调节其电路中对应于降压模块20中电阻330、电阻340的电阻之阻值，即可得到所需之电源信号P1V8、P_VTT、P_VCCP。

请参阅图4所示，其为第一延时模块50核心部分电路。该电路信号输入端信号4001依次串连一电阻410、一电容420后接地，该电阻410并连一二极管430，且该二极管430负极接该信号4001，正极接该电容420。另，该电容420一端接地，另一端则接到一起隔离内外部电路且能稳定信号作用的缓冲器440上，该缓冲器440输出信号4002。该电路中，通过调节电阻410和电容420可以调节该电路的延时时间，电阻410之阻值和电容420之电容值的乘积即为所需的延时时间。于本实施例中，该电阻410电阻为5.6千欧姆，电容420为1微法特，其乘积即为所需的延时时间5.6毫秒。另，延时模块70也可参照该延时模块50的电路，调整其相应于电阻410及电阻420之电阻阻值，得到所需延时的时间。

当然为突出本发明的实质重点，故上述开非为实施本发明的全部，所涉及的已知常用电路部分以及重复类似部分均有所略去不作赘述，参照本实施方式完全可再现本发明。

Claims (6)

1.一种电源顺序控制电路，应用于计算机系统启动时电源顺序控制，其包括：

一稳压模块电路，其可提高信号的负载驱动能力，其信号输入端为该电源顺序控制电路的输入端；

若干降压模块电路，该等电路包含有第一、第二、第三、第四降压模块电路，其使能端输入为高电平时，该等降压模块电路可将其电压输入端电压降低为所需电压，由其输出端输出给相应计算机系统部件作为该系统部件之工作电源，同时其电源良好端亦输出一高电平信号给下一个模块电路；

若干延时模块电路，该等电路包含有第一、第二延时模块电路，其可将输入之信号延时后再输出，起到延时稳定该输入信号的作用；

其中，该电源顺序控制电路由该计算机电源接头的电源信号控制，稳压模块电路、第一降压模块电路、第二降压模块电路、第三降压模块电路、第一延时模块电路、第四降压模块电路、第二延时模块电路依次电性连接，另，该电源接头的电源信号输入时，该电源顺序控制电路依次输出各电源信号给相应计算机系统部件。

2.如申请专利范围第1项所述的电源顺序控制电路，其中第一降压模块输出第一电源信号给北桥芯片、南桥芯片，第二降压模块输出第二电源信号给全缓冲双内嵌内存模块，第三降压模块输出第三电源信号给前端总线，第四降压模块输出第四电源信号给中央处理器，第二延时模块输出第五电源信号给系统时钟、电子集成驱动器、外围部件互连接口等部件。

3.如申请专利范围第1项所述的电源顺序控制电路，其中所述稳压模块电路至少包含一第一NMOS晶体管、一第二NMOS晶体管、一电阻、一电容、及一辅助电源信号，该辅助电源信号通过该电阻后连接该第一NMOS晶体管的漏极以及该第二NMOS晶体管的栅极，另，第一NMOS晶体管的源极接地且其栅极为该稳压模块电路的输入端，第二NMOS晶体管的源极接地且其漏极为该稳压模块电路的输出端，该电容并连在该第二NMOS晶体管之源极和漏极之间。

4.如申请专利范围第1项所述的电源顺序控制电路，其中该第一降压模块电路至少包括一整流器、一第一电阻、一第二电阻、一第三电阻、一第四电阻、一第一电容、一第二电容及一输入电源，该整流器之电源输入端通过该第一电阻连接该输入电源且该电源输入端通过该第一电容接地；该整流器之回馈端通过该第二电阻接到该整流器之电压输出端且该回馈端通过该第三电阻接地；而且，该第二电容和第四电阻串连之后并连到该第二电阻之两端。

5.如申请专利范围第4项所述的电源顺序控制电路，其中该整流器采用双路同步PWM(脉宽调制)控制和驱动集成电路。

6.如申请专利范围第1项所述的电源顺序控制电路，其中，该第一延时模块电路至少包括一电阻、一电容、一二极管及一缓冲器，该二极管之负极为该第一延时电路的信号输入端，该缓冲器输出端为该第一延时电路的信号输出端，该二极管之正极通过该电容接地，该二极管正极还接到该缓冲器信号输入端，另，该二极管两端并连该电阻。

Images