CN101034134A - 触发结构、测量系统及使用方法 - Google Patents

Abstract

本发明提供了一种用于产生触发的触发结构；一种包括触发结构的测量系统；以及一种处理测量数据的方法。

Description

触发结构、测量系统及使用方法

技术领域

本发明涉及触发结构、测量系统及使用方法。

背景技术

示波器在电子测量和测试中是很普遍的。示波器可以捕获一段时间的波形(即片段(snapshot))，然后可以在显示器上产生与所捕获的波形相对应的图像。另外，示波器所捕获的信息可以被存储在存储设备中，并且被进一步处理以提供大量的测量信息。

用于显示的波形数据基于预置的标准被获取(garner)，该标准常常被称为触发。当输入的数据流满足触发标准时，产生触发，并且来自信号的数据被捕获以随后显示在示波器上。通常，利用示波器测量的信号是时变电压信号。随着对更高速率信号进行测量的需要，在示波器的触发电路和结构的实现中存在着挑战。

示波器设计者所面临的一个挑战是触发电路带宽。虽然示波器的总体带宽已经增大了，但是模拟触发电路的带宽还没有达到相同的增长速率。现在，模拟触发电路的带宽对于现在的高信号速率示波器中所达到的带宽来说是不够的。例如，公知的高速示波器已经使用专用的模拟电路来产生模拟触发信号。不幸的是，公知的模拟触发电路常常不具有足够的带宽来覆盖它们为之产生触发的示波器通道的全部带宽。

因此，需要一种至少克服了公知触发电路和结构的缺点的触发电路和结构。

附图说明

结合附图阅读下面的详细描述，可以最好的理解示例实施例。要强调的是各个特征不需要成比例地绘制。实际上，为了讨论的清楚，尺寸可以任意的增大或减小。无论用在哪里，相似的标号都表示相似的元件。

图1A是根据示例实施例的包括触发结构的测量系统的简化框图。

图1B是根据示例实施例的触发结构的简化框图。

图2包括示出了根据示例实施例的针对N个模数转换器(ADC)中的每一个的时钟信号和由ADC采样的输入模拟信号的一系列示图。

图3是根据示例实施例的触发结构的简化框图。

图4是根据示例实施例的触发结构的简化框图。

图5A是根据示例实施例的触发结构的简化框图。

图5B是根据示例实施例的输入模拟信号的重采样的时序图。

图6是根据示例实施例的获取用于显示在示波器上的数据的方法的流程图。

具体实施方式

在下面的详细描述中，为了说明而不是限制，给出了具体的细节以提供对根据本教导的示例实施例的全面理解。但是，本领域普通技术人员应当清楚在具有本发明公开的优点的情况下，脱离这里所公开的这些具体细节的根据本教导的其它实施例也在所附权利要求书的范围内。此外，省略了对熟知的设备的描述，以免混淆对示例实施例的描述。这些方法和设备很明显地在本教导的范围内。

图1A是根据示例实施例的测量系统100的简化框图。测量系统100包括示波器101。示波器101可以是诸如Agilent Technologies，Inc.，PaloAlto，CA或Tektronix，Inc.，Beaverton，OR的制造商们所提供的各种示波器中的一个。在特定实施例中，示波器101是Agilent的Infinium系列示波器中的一个。示波器101包括显示器102和探针103。探针103探测(engage)被测试的电子器件(DUT)104，被测试的电子器件常常被称为目标。由于测量系统100的许多知名组件都是公知的，所以省略了公知组件的细节以免混淆对实施例的描述。

示波器101还包括被用于产生用于数据显示的触发的触发结构105。这里将详细描述，用专用硬件或可编程固件或两者一起来实现触发结构105以利用具有比输入信号和示波器101的带宽/时钟速率小得多的带宽/时钟速率的组件来提供与示波器101的带宽基本相同的带宽容量。

图1B是根据示例实施例的触发结构105的简化框图。触发结构105包括多个(N＝整数)ADC 106-110，适合于向逻辑模块111提供数字数据样本。逻辑模块111将触发输出121提供给存储器112。存储器112通过数据总线将数据输出到示波器101的后置处理器(未示出)。处理之后，波形可以被复制到显示器102上。

从电子DUT 104中获取输入模拟信号113，并且输入模拟信号113被利用公知的分离器(未示出)分成多个基本相同的信号115。信号115被并行地提供给一系列ADC 106-110。在实施例中，ADC 106-110中的每一个都工作在共同的时钟上，该时钟可以是示波器101的时钟。与时钟源无关，每个ADC的时钟信号与前面的ADC的时钟相比都被进行了时间延迟或相位平移。例如，与ADC 106的时钟信号相比，ADC 107的时钟信号被进行了略微的相位平移或时间延迟；并且与ADC 107的时钟信号相比，ADC 108的时钟信号被进行了相位平移或时间延迟等。

由于输入的模拟信号113被并行输入到ADC 106-110中的每一个中，所以各个ADC 106-110将模拟数据样本转换成数字数据样本。因为在具有多个ADC 106-110的ADC序列中，与前面和后面的ADC相比，各个ADC 106-110的时钟都会有略微的偏移，所以来自输入模拟信号113的数据样本被获取的时间也有偏移。因而，ADC 106将在比ADC 107从模拟输入信号113中获取数据样本的时间稍早的时刻从输入模拟信号113中获取数据样本。按照这种方式，模拟输入信号113的波形按照并行的方式被采样，所以多个(N个)样本可以被得到，并且可以被转换成数字数据以进行后续的处理。

通常，示波器101的模拟带宽大于由采样时钟速率推出的带宽。在定量的说明中，假设示波器的模拟带宽为10GHz。为了利用示波器的全部带宽，要求奈奎斯特采样速率为每50ps一个样本。这利用公知的ADC是不能实现的。但是，根据本教导，通过将ADC 106-110的时钟信号偏移50ps并且并行采样，就获得了这个有效的采样速率。此外，为了达到这个带宽而对ADC 106-110的时钟要求相当大程度地降低了，并且在公知电路的能力范围之内。例如，如果ADC 106-110的时钟工作在250MHz，并且有N＝80个ADC并行操作，则即使系统中最快的时钟只有250MHz的频率，也可以达到所希望的每秒20吉个样本的采样速率。

可以理解，利用示例性实施例的采用略微偏移的并行采样的并行ADC106-110，可以利用低得多的时钟速率来得到所希望的采样带宽。应当注意在每个ADC之前的公知的采样保持电路(未示出)的模拟带宽与所希望的总的系统带宽相一致。

取自输入模拟信号115的每个模拟数据由相应的ADC 106-110转换成数字数据采样字(通常是8位)116-120。转换之后，字116-120被提供给逻辑块111和存储器112。在特定实施例中，存储器112是用硬件实现的循环缓冲器。该循环缓冲器从各个ADC 106-110中接收各个数据样本116-120并且保存数据，直到下一个时钟循环的开始或者达到了存储器112的容量为止。此时，除非从逻辑块111中产生触发，循环缓冲器开始在之前存储的数据上的写操作，并且重复对字116-120的缓冲。

与在存储器112中捕获字相并行地，字116-120被提供给逻辑块111。主机接口123向逻辑块111提供阈值、模式或偏移量。主机接口123可以是示波器101上的输入，或者可以是来自例如个人计算机(PC)的另一设备的输入。

在实施例中，逻辑块111用诸如现场可编程门阵列(FPGA)之类的公知固件来实现。或者，逻辑块111可以用常用的专用集成电路(ASIC)来实现。在某些实施例中，逻辑块111包括具有与ADC相同的数目的数字比较器。从逻辑块111中，针对各个ADC 106-110的每个时钟周期产生多个(N个)比较器输出的向量。

在其它实施例中，可以有比ADC的数目多的比较器。例如，特定的触发应用需要将当前的N个样本和前面的样本历史进行比较。例如，如果输入中已经有所要求的数目的样本低于预定阈值，并且随后上升至另一预定阈值以上，则用户可能想要产生触发。这可以通过根据需要在存储器112中缓存输入数据字并将所存储的值应用到附加的比较器来实现。或者，不提供附加的比较器，来自N个比较器的结果可以被缓存用于后面的比较。总地来说，存储器112可以提供充分的缓冲以允许在触发事件发生之后进行触发，所以适度的触发延迟不是问题。

根据比较器的输出，如果满足预定的触发条件，则可以产生存储器触发121。例如，如果目的是为了检测超过预定阈值的模拟输入信号113的上升沿，则针对N个比较器的合适的阈值将被设置，并且在每个新的时钟处，从比较器系列输出的向量将被测试以找到所希望的模式。当然，存储器112也可以基于下降沿触发而被触发。一旦达到阈值，存储器触发121就触发存储器112以通过总线122将数据输出到后置处理器。然后，后置处理器在显示器102上提供基于触发事件的波形。

图2是示出了根据示例实施例对于N＝6个ADC的输入模拟信号200的采样的时序图。使用六个ADC仅仅是为了示例，可以使用更多或更少的ADC来对信号200进行采样。

在针对第一ADC(ADC1)的时钟信号的上升期间，获取第一模拟数据样本201。如前面所示，每个连续ADC的时钟相对于前面ADC的时钟被延迟，当然除了开始的ADC之外。与结合图1B描述的定量示例保持一致，每个连续的ADC的时钟与邻接的前一个ADC相比延迟50ps。同样，在ADC 1的上升沿之后的50ps，ADC 2的时钟的上升沿出现，并且第二模拟数据样本202被获取。按照50ps的间隔，时钟信号ADC 3、ADC 4、ADC 5和ADC 6的上升沿分别触发第三模拟数据样本203、第四模拟数据样本204、第五模拟数据样本205和第六模拟数据样本206的获取。如上所述和这里更详细的描述，在转换成数字样本(例如字116-120)之后，数据样本201-206由相应的比较器来处理。

图3是根据示例实施例的触发器结构300的简化框图。结构300包括某些与图1A和1B的实施例的结构105共同的特征，并且可以以同样的方式来实现。这些特征的细节不再重复以免混淆目前所描述的实施例。

如前所述，模拟输入信号115由并行的各个ADC 106-110转换成数字数据。各个字116-120被提供给所示出的相应的数字比较器301-305。来自数字比较器301-305的输出被提供给触发逻辑块306。触发逻辑块306将触发检测标记307和触发位置308(可选地)提供给存储器(图3中未示出)。

根据示例实施例，各个数字比较器301-305被例示为FPGA或常见的ASIC中的门，并且包括被设有一个或多个触发阈值的寄存器。比较器301-305的功能可以基于特定的应用而进行编程。因此，触发器结构300提供了测量和测试中非常大的灵活性。

ADC 106-110的并行结构，相同数目的数字比较器301-305与触发器逻辑块306一起构成了具有相当灵活的触发机制的波形数字转换器。示例实施例的波形数字转换器允许触发器结构300工作在各个ADC 301-305的相对较低的采样速率上。由于触发结构300使用来自ADC的经采样的数据流，所以输入模拟信号113的整个带宽都可用于触发。因而，利用对来自一系列中等速率的ADC 301-305的并行数据流的并行数字信号处理数字化地实现了触发的产生，一系列中等速率的ADC 301-305合起来形成了有效的高速ADC。

为了支持各种触发功能，数字比较器301-305可以被适配为支持多个比较操作。例如，这些比较操作包括但不限于大于(＞)阈值，小于(＜)阈值，等于(＝)阈值，并且可以对输入的数字化信号的实际值或绝对值进行操作。另外，可以从数据样本(字)中减去偏置值，以允许基于波形的动态特征进行触发。阈值通过主机接口311被提供给数字比较器301-305的寄存器。

字116-120被并行地提供给阈值块309。阈值块309从来自波形样本的数字数据中获取特征，该特征可以被用于改变触发比较器的参数或波形显示参数。根据所需要的更新速率，阈值块309的功能可以通过主处理器或专用电路来实现。为了说明的目的，阈值块309计算的特征可以包括最小值、最大值和在所限定的时间间隔上的平均值。然后，这些特征可以被用于产生针对波形的触发。例如，假设信号具有+5.0V的DC成分和±0.25mV的AC成分。可能希望基于信号的随时间变化的AC成分进行触发。在这种情况下，可以从提供给数字比较器301-305的每个输入信号值中减去DC成分，因此比较器只考虑合成信号的AC成分。

在本教导的另一示例中，基于最近的时间间隔上的最大数据值的一半或者最近的时间间隔上的平均数据字的一半进行触发是有用的。阈值块309基于在所希望的时间间隔上的数据来计算这些值。

在本教导的另一实施例中，由触发结构300执行短脉冲识别。在连续的数据传输中，短脉冲可能是有问题的。众所周知，短脉冲的幅度介于数字‘1’和数字‘0’之间。在本实施例中，阈值块309将连续平均(平均值)提供给触发结构300。然后，从一系列比较器301-305的输入波形样本流中减去这个平均值。如果比较器301-305被设置为在信号的绝对值在适当的值以下时触发，则短脉冲可以被检测。例如，数字比较器301-305通过FPGA或常见的ASIC中的代码来实现，以支持针对连续数据流的绝对值比较。在所设置的阈值以下的连续数据样本116-120的数目可以是产生用于短脉冲识别的触发的特征。

波形的数据字116-120在阈值块309中被处理之后，所选择的阈值310被提供给主处理器(未示出)。然后，主处理器通过主机接口311将这些值输入到数字比较器301-305的寄存器，以自动地调节用于可靠触发的比较器阈值。

触发逻辑块306从主机接口312接收所希望的触发特征。这些触发特征包括但不限于上升沿触发、下降沿触发或特定模式。为了说明的目的，特定模式可以是高于阈值的L(＝整数)个样本后面接着低于阈值的M(＝整数)个样本。触发逻辑块(也用固件或常用的ASIC来实现)接收来自数字比较器的比较器输出数据，并且对数据执行辨别功能。达到一个或多个触发阈值之后，触发逻辑块306产生触发并将触发检测307和触发位置308提供给存储器，该存储器保存数字波形数据。本领域技术人员应当理解，触发位置提供在存储器中的数字波形数据中的触发阈值的位置

图4是根据示例实施例的触发结构400的简化框图。结构400包括某些分别与图1A、1B和图3的实施例的结构105和300共同的特征。不再重复对这些特征的描述以免混淆目前所描述的实施例。

结构400包括抽取(decimation)模块401，用例如FPGA的固件或例如常用的ASIC的专用电路来实现。抽取模块401被用于降低输入数据流的采样速率，并且在某些应用中可能是有用的。例如，ADC模块常常工作在固定速率上。但是，对于需要较低带宽的应用，降低采样速率可能是有用的。特别是，抽取还可以被用于增大被采样信号的动态范围。

ADC 106-110提供N个全速数据流。抽取模块401可以丢弃波形样本数据并且向比较器301-305输出较低速率的数据流。如果通过丢弃样本来实现抽取，则将导致动态范围没有增大。但是，如果通过对输入数据流进行滤波然后以较低的速率对滤波后的数据流进行采样来实现抽取，则动态范围可以被增大。然后，如前所述，这些数据可以与阈值进行比较并且被提供给触发逻辑块306。抽取的度可以根据应用而变化。例如，可能希望将样本速率降为一半。在这种情况下，每隔一个样本数据字被丢弃，但是动态范围没有增大。

图5A是根据示例实施例的触发结构500的简化框图。结构500包括某些分别与图1A、图1B、图3和图4的实施例的结构105、300和400共同的特征。不再重复对这些特征的描述，以免混淆目前所描述的实施例。

结构500包括用固件或常用的ASIC来实现的重采样器和抽取器模块501。模块501的抽取功能用于丢弃字以根据需要降低样本速率。模块501的重采样器功能用于改变来自ADC的输入数据流的时钟速率以与任意的时钟同步。这种重采样可以提供增加样本速率的采样，其中利用公知的方法插入数据以达到更高的采样率；或者提供降低样本速率的采样，其中数据被抽取以得到较低的采样率。

在操作中，来自ADC 106-110的数据被提供给模块501。数据通过模块的抽取功能而被抽取。数据被重采样并且被提供为N个较低速率的数据流。某些示例可以首先执行抽取；对于其它实施例，如果最后执行破坏可能会更有效。现在基本和与数据流的原始产生相关联的时钟同步的较低速率的数据流被输入到各个比较器301-305中，其中按照前述方式进行阈值比较。对于串行数据链路应用，被重采样的数据可以通过比较器观察以产生所希望的连续数据位流。可以通过触发逻辑块306搜索这个数据流中的模式(例如当观察到逗号时产生触发)。与前面一样，阈值数据被提供给触发逻辑块306并且可以被用于基于输入数据流的幅度和DC偏置调整比较器阈值。

图5B是示出了利用结构500对样本波形进行重采样的时序图。在本示例中，第一波形502是来自串行数据链路(未示出)的典型的模拟波形。波形502包括多个数据样本503，所述数据样本503在由前面结合示例实施例描述的多个ADC构成的高速ADC的样本时间处被获取。

第二波形504是第一波形502的重采样版本。样本速率被改变为与利用任意重采样器产生连续数据流的原始时钟同步。样本505示出了与波形502的样本速率相比降低后的样本速率。

第三波形506是第二波形的降低了采样速率的采样版本。在本示例中，每隔一个样本被丢弃。余下的样本被定时在沿着波形的最佳位置以提取数字内容。示出了用于比较器的典型的高和低阈值。高阈值以上的数据样本507将被映射为逻辑1，并且低阈值以下的数据样本508将被映射为逻辑0。

第四波形509是比较器的数字输出。数据值被列在波形下面。可以搜索这种1和0的模式以找到可用于产生触发的模式。

图6是根据示例实施例的测量系统中处理测量数据的方法流程图。该方法可以在结合以上实施例描述的测量系统和触发结构中被实现。

该方法开始于步骤601，接收模拟输入信号，例如信号113。在步骤602中，并行地对模拟输入信号进行时间交错的采样。例如，步骤602的采样包括按照时间偏移并行地对ADC 106-110中的每一个的信号115进行采样。如前所述，在每个ADC中的采样之间的时间偏移提供了相对较高的采样速率(或较高的样本带宽)，即使单个ADC的时钟速率比较低。

在步骤603中，该方法接下来在ADC中将模拟数据样本转换成数字数据样本。在被转换成数字样本之后，在步骤604中数据经一系列比较器(例如比较器301-305)并行地与一个或多个触发阈值进行比较。如果在步骤605中达到了阈值，则产生触发以在示波器的显示器上提供波形。另一方面，如果在即时时钟周期中没有达到阈值，则该方法从步骤601重复进行。而且，在产生触发之后，该方法从步骤601重复进行。

注意，该方法也可以包括抽取和重采样。在每个所描述的示例实施例中，阈值和任何其它计算可以在该方法中执行。

优点是，示例实施例的波形数字转换器的并行结构允许触发结构工作在各个ADC的采样速率上。由于实施例的触发结构使用来自ADC的经采样的数据流，所以输入模拟信号的全部带宽都可用于触发。利用对来自一系列中等速率的ADC(它们一起构成高速ADC)的并行数据流的并行数字信号处理来数字化地实现触发的产生。示例实施例的触发结构、测量设备和方法提供与高速ADC相同的保真度和信号带宽。通过对来自并行ADC的输出数据流中的每一个应用一组相对简单的数字操作，可以仅利用适量的支持数字逻辑来实现许多一般的触发功能。

根据示例实施例，描述了触发结构、测量系统和储存用于显示和处理的波形数据的方法。本领域普通技术人员应当理解可以有根据本教导的很多种变体并且这些变体仍然在所附权利要求的范围内。在阅读了这里的说明书、附图和权利要求之后，本领域普通技术人员应当理解这些和其它一些变体。因此，除了所附权利要求的精神和范围，不希望限制本发明。

Claims (20)

1.一种触发结构，包括：

多个并行的模数转换器，可操作为在时钟信号周期中的不同时间处从输入信号中并行地获取数据样本；以及

包括多个数字比较器的逻辑块，所述多个数字比较器被适配为并行地将所述数据样本中的每一个与一个或多个阈值进行比较。

2.如权利要求1所述的触发结构，其中所述逻辑块还包括现场可编程门阵列。

3.如权利要求2所述的触发结构，其中所述逻辑块是专用集成电路的一部分。

4.如权利要求1所述的触发结构，其中所述多个模数转换器中的每一个包括一系列N个模数转换器并且除了第一模数转换器，每个模数转换器具有相应的时钟信号，所述相应的时钟信号与所述一系列模数转换器中前面的模数转换器的相应的时钟信号相比被延迟。

5.如权利要求1所述的触发结构，还包括阈值块，所述阈值块被连接到所述多个模数转换器中的每一个并且可操作为并行地接收所述数据样本中的每一个。

6.如权利要求5所述的触发结构，其中所述阈值块被适配为计算所述数据样本的最大值、所述数据样本的最小值和所述数据样本的平均值中的一个或多个。

7.如权利要求1所述的触发结构，还包括抽取模块，所述抽取模块可操作为接收来自所述多个模数转换器的数据样本并向所述逻辑块的多个数字比较器提供所述输入信号的较低采样速率的形式。

8.如权利要求1所述的触发结构，还包括重采样器和抽取器模块，其可操作为接收来自所述多个模数转换器的数据样本并将所述数据样本提供给所述逻辑块的所述多个数字比较器。

9.一种测量系统，包括：

触发结构，其具有：

多个并行的模数转换器，可操作为在时钟信号周期中的不同时间处从输入信号中并行地获取数据样本；以及

包括多个数字比较器的逻辑块，所述多个数字比较器被适配为并行地将所述数据样本中的每一个与一个或多个阈值进行比较。

10.如权利要求9所述的测量系统，还包括示波器。

11.如权利要求9所述的测量系统，其中所述逻辑块是现场可编程门阵列。

12.如权利要求9所述的测量系统，其中所述逻辑块是专用集成电路的一部分。

13.如权利要求9所述的测量系统，其中所述多个模数转换器中的每一个包括一系列N个模数转换器并且除了第一模数转换器，每个模数转换器具有相应的时钟信号，所述相应的时钟信号与所述一系列模数转换器中前面的模数转换器的相应的时钟信号相比被延迟。

14.如权利要求9所述的测量系统，其中所述触发结构还包括：阈值块，所述阈值块被连接到所述多个模数转换器中的每一个，并且可操作为并行地接收所述数据样本中的每一个。

15.如权利要求9所述的测量系统，其中所述触发结构还包括：抽取模块，所述抽取模块可操作为接收来自所述多个模数转换器的数据样本并将较低采样速率的数据流提供给所述逻辑块的多个数字比较器。

16.如权利要求9所述的测量系统，其中所述触发结构还包括：重采样器和抽取器模块，其可操作为接收来自所述多个模数转换器的数据样本并将所述数据样本提供给所述逻辑块的所述多个数字比较器。

17.在测量系统中，一种处理测量数据的方法，该方法包括：

接收模拟输入信号；

并行地对所述模拟输入信号进行采样，其中所述采样在时间上是连续的；

将所述样本转换成数字数据；

并行地将所述数据与一个或多个阈值进行比较；并且

如果达到阈值，则基于所述数字数据产生触发以显示波形。

18.如权利要求17所述的方法，还包括在所述比较之前，抽取所述数字数据。

19.如权利要求17所述的方法，还包括在所述比较之前，重采样并抽取所述数字数据。

20.如权利要求17所述的方法，还包括通过将所述数据中的一个与平均值进行比较来识别短脉冲。

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