KR101840292B1

KR101840292B1 - 모뎀과 알에프칩 사이 인터페이스를 제공하는 장치 및 방법

Info

Publication number: KR101840292B1
Application number: KR1020110129544A
Authority: KR
Inventors: 이종우
Original assignee: 삼성전자주식회사
Priority date: 2011-12-06
Filing date: 2011-12-06
Publication date: 2018-03-20
Also published as: US9362945B2; EP2789102A4; KR20130063169A; WO2013085240A1; EP2789102A1; US20130142232A1

Abstract

아날로그 디지털 변환 장치(Analog-Digital Converter: ADC)는, 아날로그 신호들을 각각 디지털 펄스로 변환하는 다수 시그마-델타 변조기들과, 상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 데시메이터들과, 상기 제2 샘플링 속도로 변환된 신호들을 미분하여 델타 변조하는 미분기들과, 상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 XOR 연산부를 포함하여, 모뎀과 RFIC 사이 인터페이스 핀 수를 줄일 수 있는 이점이 있다.

Description

모뎀과 알에프칩 사이 인터페이스를 제공하는 장치 및 방법{APPARATUS AND METHOD FOR PROVIDING INTERFACE BETWEEN MODEM AND RFIC}

본 발명은 일반적으로 무선통신 시스템에 관한 것으로, 특히 무선통신 시스템에서 기저대역 모뎀과의 연동에 있어 효율적인 디지털 인터페이스를 제공하는 장치 및 방법에 관한 것이다.

종래 무선 단말기는 하나의 I/Q 채널 세트로 구성된 수신기 구조였으나, 차세대 단말 시스템에서는 다이버시티(diversity)를 고려한 MIMO(Multi Input Multi Output) 구조로 진화하여 다수의 I/Q 채널 세트를 필요로 한다. 다시 말해, 차세대 단말 시스템에서는 다수의 RF 체인(chain)을 통해 데이터 송·수신이 이루어진다.

종래에는 16bit 고해상도 아날로그-디지털 변환기(analog-to-digital converter: ADC) 출력은 하나의 I/Q 채널에 기반하여 32bit(16*2=32비트)가 필요하다. 즉, ADC를 포함하는 RFIC에 32개의 I/O 핀이 필요하고 혹은 모뎀 칩에서 32개의 I/O 핀이 필요하다. 한편, 차세대 무선단말 시스템에서는 최소한 128bit의 인터페이스(즉, 128개의 입/출력 핀)가 필요하다. 예를 들어, 다이버시티를 고려한 MIMO 구조를 갖는 차세대 단말 시스템에서는 4개의 I/Q 채널 세트를 필요로 하므로, 128(=16*2*4)개의 I/O 핀이 필요하다.

상술한 바와 같이, 4세대(4G) 이동통신 시스템에서는 ADC의 고해상도, 광대역 요구사항이 높아지게 되고 MIMO 구조가 도입되면서 외부 모뎀과의 인터페이스가 부담되는 상황이 발생한다. 다시 말해, ADC를 포함하는 RFIC의 I/O 핀 수가 많아 진다.

일반적으로 RFIC의 I/O 핀이 총 100여 개 가량으로 설계되는데, 수신단의 출력에만 128bit가 필요하게 되어 칩셋 설계가 상당히 어려워지고, 단일 칩(single-chip)으로 구현할 수 있는 기술이 있음에도 다수의 RFIC 칩으로 분리하여 설계해야 한다. 다수의 RFIC를 사용함으로써 비용이 증가할 수 있다.

또한, 128개의 I/O 핀이 차지하는 면적으로 인해 기판 단가가 증가할 뿐 아니라 디지털 신호간 간섭으로 인하여 신호 품질이 저하되고, 인터페이스를 위한 소모전력도 증가하는 문제가 발생한다.

따라서, RFIC와 모뎀 사이 I/O 핀 수를 줄이기 위한 효율적인 인터페이스를 제공하기 위한 장치 및 방법이 필요하다.

본 발명의 목적은 RFIC와 모뎀 사이 효율적인 인터페이스를 제공하기 위한 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 RF단 설계시 칩셋 단가를 점감하고 전력소모를 줄이기 위한 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 RFIC와 모뎀 사이 I/O 핀 수를 줄이기 위한 장치 및 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 아날로그 디지털 변환 장치(Analog-Digital Converter: ADC)에 있어서, 아날로그 신호들을 각각 디지털 펄스로 변환하는 다수 시그마-델타 변조기들과, 상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 데시메이터들과, 상기 제2 샘플링 속도로 변환된 신호를 미분하여 델타 변조하는 미분기들과, 상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 XOR 연산부를 포함하는 것을 특징으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 수신장치에 있어서, 다수 RF체인 신호들을 각각 기저대역 신호들로 변환하여 압축하는 기저대역 처리부와, 상기 압축된 기저대역 신호들을 모뎀으로 전달하는 인터페이스부와, 상기 기저대역 신호를 복조하는 모뎀을 포함하는 것을 특징으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 제 3 견지에 따르면, 아날로그 디지털 변환 방법에 있어서, 아날로그 신호들을 각각 디지털 펄스로 변환하는 과정과, 상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 과정과, 상기 제2 샘플링 속도로 변환된 신호를 미분하여 델타 변조하는 과정과, 상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 과정을 포함하는 것을 특징으로 한다.

상술한 바와 같이, 128비트의 멀티채널 신호를 델타 변환에서 64비트로 줄이고, 물리적 압축 변환 회로(FAX+ 등)를 거쳐, 시분할 멀티플렉싱을 통해 16비트로 줄임으로써, 모뎀과 RFIC 사이 인터페이스 핀 수를 줄일 수 있는 이점이 있다. 또한, I/O 인터페이스 구조가 간단하게 되어 칩셋을 제작하기가 용이하여 무선단말기 칩셋 단가가 낮아지게 되며, 디지털 인터페이스에서 사용되는 소모전력도 1/4 수준으로 절감할 수 있다.

도 1은 본 발명의 실시 예에 따른 수신기의 기능블록을 도시하고 있다.
도 2는 본 발명의 실시 예에 따른 상세한 ADC(Analog-Digital Converter)의 기능 블록을 도시하고 있다.
도 3은 본 발명의 실시 예에 따른 RFIC와 모뎀 사이의 인터페이스 핀 수를 줄이기 위한 흐름도를 도시하고 있다.
도 4는 본 발명에 따른 8개의 출력신호를 도시하고 있다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

이하, 본 발명은 모뎀과 RFIC(Radio Frequency Intergrated Circuit)사이 인터페이스를 제공하는 장치 및 방법에 관해 설명하기로 한다. 특히, 본 발명은 다중 프로토콜을 지원하는 이동통신 시스템의 수신단에서 아날로그 신호를 디지털 신호로 변환 후에, 기저대역 모뎀과 연동할 시 효율적인 디지털 인터페이스를 제공하는 장치 및 방법에 관한 것이다.

도 1은 본 발명의 실시 예에 따른 수신기의 기능블록을 도시하고 있다.

상기 도 1을 참조하면, 수신기는 RFIC(100), 기저대역 모뎀(120) 그리고 클록발생부(130)를 포함하여 구성된다. 상기 RFIC(100)는 저잡음증폭기(Low Noise Amplifier: LNA)(101), 믹서기(102), 아날로그 기저대역부(103) 그리고 ADC(Analog-Digital Converter)(104)를 포함하여 구성된다.

상기 RFIC(100)는 RF신호를 기저대역신호로 변환하는 기능을 수행하며, 이를 위해, 상기 LNA(101)는 수신된 RF신호에 포함된 잡음은 최대한 억제하면서 신호만 증폭될 수 있도록 처리하여 상기 믹서기(102)로 출력한다. 상기 믹서기(102)는 상기 클록발생부(130)로부터의 국부 발진기(Local Oscillator: LO) 주파수와 상기 LNA(101)로부터의 저잡음 증폭된 RF 신호를 합성하여, 상기 RF 신호를 IF대역 또는 기저대역으로 주파수를 하향변환하여 출력한다. 구현에 따라서, RF신호는 IF대역으로 하향변환되고, 그 후에 상기 IF대역이 기저대역으로 하향변환될 수 있고, 다른 구현에 따라, RF신호가 기저대역으로 바로 하향변환될 수도 있다. 상기 아날로그 기저대역부(103)는 상기 하향변환된 RF신호 중 원하는 신호만을 대역통과 필터링하여 증폭한다. 상기 ADC(104)는 상기 아날로그 기저대역부(103)로부터의 하향변환된 RF신호를 디지털 신호로 변환한 후 델타 변환을 통해 디지털 비트를 줄인다. 하기 도 2를 참조하여 상기 ADC(104)에 대해 상세히 설명하기로 한다.

상기 기저대역 모뎀(120)은 해당 통신방식에 따라 상기 디지털신호를 정보신호로 복조한다. 예를 들어, 상기 기저대역 모뎀(120)은 CDMA, WCDMA, HSDPA, LTE 통신방식에 기반하여 디지털신호를 복조할 수 있다.

상기 클록발생부(130)는 국부발진 주파수(LO)를 생성하여 상기 RFIC(100)의 믹서기(102)로 제공한다.

도 2는 본 발명의 실시 예에 따른 상세한 ADC(Analog-Digital Converter)(104)의 기능 블록을 도시하고 있다.

상기 도 2를 참조하면, ADC(Analog-Digital Converter)(104)는 다수의 시그마-델타 변조기(200), 다수의 데시메이터(202), 다수의 미분기(204), 다수의 XOR연산기(206), 하나의 인코더(208), 하나의 멀티플렉서(210)를 포함하여 구성된다. 상기 시그마-델타 변조기(200), 데시메이터(202), 미분기(204), XOR연산기(206)의 개수는 RF 체인 개수에 따라 결정된다. 예를 들어, RF 체인이 4이면 4개의 상기 시그마-델타 변조기(200), 데시메이터(202), 미분기(204), XOR연산기(206)가 필요하다.

상기 시그마-델타 변조기(200)는 해당 RF 체인으로부터의 아날로그 신호를 디지털 펄스로 변환하는 데이터 변환기로부터 이때 디지털 펄스의 평균값은 아날로그 입력신호의 평균값과 같도록 펄스를 발생시키는 제어형 발진회로인 PCM(Pulse Coded Modulation)과 상응하는 회로이다.

예를 들어, 상기 시그마-델타 변조기(200)는 적분기(intergrator), 비교기(comparator), 래치(latch) 그리고 1비트 DAC(digital-to-analog convert)로 구성된다. 아날로그 입력신호와 피드백된 1비트 D/A변환기의 출력의 차가 적분기를 통과하고, 적분기의 출력이 양(+)인 구간에서는 비교기 출력은 "1"이 되고 음(-)인 구간에서는 "0"이 된다. 그리고 래치는 비교기의 출력을 클록에 동기화시킨다.

상기 데시메이터(202)는 상기 시그마-델타 변조기(200)로부터의 출력신호에 대해 데시메이션을 수행한다. 즉, 상기 데시메이터(202)는 상기 시그마-델타 변조기(200)로부터의 1비트 데이터 스트림의 높은 샘플링 속도를 낮은 샘플링 속도의 데이터 열로 변환시킨다. 상기 데시메이터(202)는 CIC(Cascaded Integrator Comb)필터와 HBF(Half Band Filter)의 멀티 스테이지로 구성될 수 있다. 일반적으로 CIC 데시메이터(Decimator)는 연속된 적분기를 거쳐 변경된 샘플링 클록으로 다시 연속된 미분을 수행하는 구조로 이루어진다.

상기 미분기(204)는 상기 데시메이터(202)로부터의 출력신호를 미분하여 델타 변환한다. 즉, 상기 미분기(204)는 인접한 클록시간 사이의 변화량을 추출하여 델타 변환을 수행한다.

상기 XOR연산기(206)는 상기 미분기(204)로부터의 출력신호에 대해 XOR 연산을 수행하여 변하는 성분만 추출한다.

상기 인코더(208)는 상기 다수의 상기 XOR연산기(206)로부터의 출력신호에 대해, 수평-수직 변환을 통해 효과적으로 이진 코드를 연속되게 한 후 인코딩을 적용하여 비트 수를 반으로 줄인다. 이를 위해, 상기 인코더(208)는 JPEG(Joint Photo Graphic Experts Group), MPEG(Moving Picture Experts Group) 같은 압축기술을 사용할 수 있다. 또 다른 구현에 따라, 공간적으로 FAX+ 인코딩(Encoding)을 통해 데이터를 압축할 있다.

상기 멀티플렉서(210)는 상기 인코더(208)를 통해 출력신호들을 시간축에서 멀티플렉싱(multiplexing)하여 출력한다. 예를 들어, 4bit를 하나로 출력신호로 출력함으로써 인터페이스(interface) 핀 수를 1/10 가량 줄여서 외부 모뎀과 연결된다.

다른 구현에 따라, 상기 인코더(208) 없이 상기 XOR연산기(206)와 상기 멀티플렉서(210)가 바로 연결되어 동작할 수 있다. 즉, 압축을 수행하지 않고 바로 멀티플렉싱 기법을 사용할 수 있다.

도 3은 본 발명의 실시 예에 따른 RFIC와 모뎀 사이의 인터페이스 핀 수를 줄이기 위한 흐름도를 도시하고 있다.

상기 도 3을 참조하면, 상기 시그마-델타 변조기(200)는 300단계에서 해당 RF 체인으로부터의 아날로그 신호를 디지털 펄스로 변환한다. 이때 디지털 펄스의 평균값은 아날로그 입력신호의 평균값과 같도록 펄스를 발생시키는 PCM에 상응한다.

이후, 상기 데시메이터(202)는 302단계에서 상기 시그마-델타 변조기(200)로부터의 출력신호에 대해 데시메이션을 수행한다. 즉, 상기 데시메이터(202)는 상기 시그마-델타 변조기(200)로부터의 1비트 데이터 스트림의 높은 샘플링 속도를 낮은 샘플링 속도의 데이터 열로 변환시킨다.

이후, 상기 미분기(204)는 304단계에서 상기 데시메이터(202)로부터의 출력신호를 미분하여 델타 변환한다. 즉, 상기 미분기(204)는 인접한 클록시간 사이의 변화량을 추출하여 델타 변환을 수행한다.

이후, 상기 XOR연산기(206)는 306단계에서 상기 미분기(204)로부터의 출력신호에 대해 XOR 연산을 수행하여 변하는 성분만 추출한다.

이후, 상기 인코더(208)는 308단계에서 상기 다수의 상기 XOR연산기(206)로부터의 출력신호에 대해, 수평-수직 변환을 통해 효과적으로 이진 코드를 연속되게 한 후 인코딩을 적용하여 비트 수를 반으로 줄인다.

이후, 상기 멀티플렉서(210)는 310단계에서 상기 인코더(208)를 통해 출력신호들을 시간축에서 멀티플렉싱(multiplexing)하여 출력한다. 예를 들어, 4bit를 하나로 출력신호로 출력함으로써 인터페이스(interface) 핀 수를 1/10 가량 줄여서 외부 모뎀과 연결된다.

이후, 본 발명의 절차를 종료한다.

도 4는 본 발명에 따른 8개의 출력신호를 도시하고 있다.

상기 도 4를 참조하면, 제1 I/Q채널, 제2 I/Q채널, 제3 I/Q채널, 그리고 제4 I/Q채널의 출력신호를 도시하고 있다.

상기 8개의 채널에 대해, 각각 델타변환을 통해 8비트로 데이터를 줄일 수 있고, XOR 연산을 통해 변하는 신호만 다시 추출하여 연속된 0의 개수를 최대화 시킨 후, 8채널의 신호와 함께 공간적으로 8×8 행렬을 형성하게 된다.

예를 들어, 공간적으로 FAX+ 인코딩(Encoding)을 수행하여 신호를 압축하고, 이에 따라 인터페이스 핀 수를 줄인 후, 4비트 멀티플렉싱을 통해 시간적으로 샘플링하여 추가로 인터페이스 핀 수를 줄일 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

200: 시그마-델타 변조기, 202: 데이메이터, 204: 미분기, 206: XOR연산부, 208: 인코딩부, 210: 멀티플렉스.

Claims

아날로그 디지털 변환 장치(Analog-Digital Converter: ADC)에 있어서,
아날로그 신호들을 각각 디지털 펄스로 변환하는 다수 시그마-델타 변조기들과,
상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 데시메이터들과,
상기 제2 샘플링 속도로 변환된 신호들을 미분하여 델타 변조하는 미분기들과,
상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 XOR 연산부를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 XOR 연산된 신호들을 압축하여 출력비트 수를 줄이는 인코딩부를 더 포함하는 것을 특징으로 하는 장치.
제2항에 있어서,
상기 인코딩부는,
상기 XOR 연산된 신호들을 수평-수직 변환 구조를 통해 압축하는 알고리즘을 사용하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 XOR 연산된 신호들을 대해서 멀티플렉싱을 수행하여 출력비트 수를 줄이는 멀티플렉서를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 XOR 연산부는,
상기 델타 변조된 제1 신호와 상기 제1 신호에 시간상으로 후행하여 상기 시그마-델타 변조기, 상기 데시메이터 및 상기 미분기를 거쳐 델타변조된 제2 신호에 대해 XOR 연산을 수행하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 시그마-델타 변조기는,
아날로그 입력신호와 피드백된 1비트 D/A변환기의 출력의 차를 적분하는 적분기와,
적분기의 출력이 양(+)인 구간에서 "1"를 출력하고 음(-)인 구간에서 "0"을 출력하는 비교기와,
상기 비교기의 출력을 클록에 동기화시키는 래치를 포함하는 것을 특징으로 하는 장치.
수신장치에 있어서,
다수 RF체인 신호들을 각각 디지털 펄스로 변환하고 기저대역 신호들로 변환하여 압축하는 기저대역 처리부와,
상기 압축된 기저대역 신호들을 모뎀으로 전달하는 인터페이스부와,
상기 기저대역 신호를 복조하는 모뎀을 포함하고,
상기 기저대역 처리부는,
상기 디지털 펄스의 적어도 일부의 제1 샘플링 속도를 상기 제1 샘플링 속도 보다 낮은 제2 샘플링 속도로 변환하고,
상기 제2 샘플링 속도로 변환된 신호들을 미분하여 델타 변조하고,
복수의 XOR 연산부를 사용하여 상기 델타 변조된 신호들에 대한 XOR 연산을 수행하고,
상기 XOR 연산 결과에 기반하여 상기 기저대역 신호들의 압축을 수행하는 것을 특징으로 하는 장치.
제7항에 있어서,
상기 기저대역 처리부는,
각각 다수 RF체인 신호들을 저잡음 증폭하는 LNA들과,
상기 저잡음 증폭된 RF 체인 신호들을 각각에 대해 주파수를 하향변조하는 믹서기들과,
상기 하향변조된 RF 체인 신호들을 각각에 대해 필터링하여 증폭하는 아날로그 기저대역부와,
상기 증폭된 하향변조된 RF 체인 신호들을 각각 디지털 신호로 변환하는 ADC들을 포함하는 것을 특징으로 하는 장치.
제8항에 있어서,
상기 ADC는,
아날로그 신호들을 각각 디지털 펄스로 변환하는 다수 시그마-델타 변조기들과,
상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 데시메이터들과,
상기 제2 샘플링 속도로 변환된 신호들을 미분하여 델타 변조하는 미분기들과,
상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 XOR 연산부를 포함하는 것을 특징으로 하는 장치.
제9항에 있어서,
상기 XOR 연산된 신호들을 압축하여 출력비트 수를 줄이는 인코딩부를 더 포함하는 것을 특징으로 하는 장치.
제10항에 있어서,
상기 인코딩부는,
상기 XOR 연산된 신호들을 수평-수직 변환 구조를 통해 압축하는 알고리즘을 사용하는 것을 특징으로 하는 장치.
제9항에 있어서,
상기 XOR 연산된 신호들을 대해서 멀티플렉싱을 수행하여 출력비트 수를 줄이는 멀티플렉서를 더 포함하는 것을 특징으로 하는 장치.
아날로그 디지털 변환 방법에 있어서,
아날로그 신호들을 각각 디지털 펄스로 변환하는 제1 과정과,
상기 디지털 펄스가 가지고 있는 제1 샘플링 속도를 상기 제1 샘플링 속도보다 낮은 제2 샘플링 속도로 변환하는 제2 과정과,
상기 제2 샘플링 속도로 변환된 신호들을 미분하여 델타 변조하는 제3 과정과,
상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 과정을 포함하는 것을 특징으로 하는 방법.
제13항에 있어서,
상기 XOR 연산된 신호들을 압축하여 출력비트 수를 줄이는 과정을 더 포함하는 것을 특징으로 하는 방법.
제14항에 있어서,
상기 XOR 연산된 신호들을 수평-수직 변환 구조를 통해 압축하는 알고리즘을 사용하는 것을 특징으로 하는 방법.
제13항에 있어서,
상기 XOR 연산된 신호들을 대해서 멀티플렉싱을 수행하여 출력비트 수를 줄이는 과정을 더 포함하는 것을 특징으로 하는 방법.
제13항에 있어서,
상기 델타 변조된 신호들에 대해 XOR 연산을 수행하는 과정은,
상기 델타 변조된 제1 신호와 상기 제1 신호에 시간상으로 후행하여 상기 제1 내지 제3 과정을 통해 델타 변조된 제2 신호에 대해 XOR 연산을 수행하는 것을 특징으로 하는 방법.
제13항에 있어서,
상기 아날로그 신호들을 각각 디지털 펄스로 변환하는 과정은,
아날로그 입력신호와 피드백된 1비트 D/A변환기의 출력의 차를 적분하는 과정과,
상기 적분결과의 출력이 양(+)인 구간에서 "1"를 출력하고 음(-)인 구간에서 "0"을 출력하는 과정과,
상기 출력을 클록에 동기화시키는 과정을 포함하는 것을 특징으로 하는 방법.