CN101027624A - 通过平衡早时钟和晚时钟的等待时间规范化 - Google Patents

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CN101027624A CNA2005800322199A CN200580032219A CN101027624A CN 101027624 A CN101027624 A CN 101027624A CN A2005800322199 A CNA2005800322199 A CN A2005800322199A CN 200580032219 A CN200580032219 A CN 200580032219A CN 101027624 A CN101027624 A CN 101027624A
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J·西尔蒙
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Abstract

公开了一种方法、装置和系统。在一个实施例中，该方法包括将早时钟信号和晚时钟信号输入到存储器设备并通过平均该早时钟信号和该晚时钟信号来生成用于该存储器设备的平均时钟信号。

Description

通过平衡早时钟和晚时钟的等待时间规范化
发明领域
本发明涉及系统存储器。更具体而言，本发明涉及规范化位于直插式存储器模块中的存储器设备的等待时间。
发明背景
在现代计算机中，用于系统存储器的时钟信号定时对确保存储器通道的稳健操作是关键的。很多存储器子系统被设计成菊花链构造。在菊花链构造的存储器子系统中，从存储器控制器集线器(MCH)发起的源同步操作将命令、地址和具有存储器通道时钟的控制信息发送到串联连接的动态随机存取存储器(DRAM)。在该情况下，链中的第一DRAM设备在其它DRAM设备之前接收命令/地址/控制信息，第二DRAM设备在第一DRAM设备之后但在其它DRAM设备之前接收命令/地址/控制信息，依此类推，直到最后一个DRAM设备在所有其它DRAM设备之后接收命令/地址/控制信息。
因此，每一个DRAM设备在基于命令/地址/控制信息从存储器控制器集线器(MCH)行进到每一个相应的DRAM设备所需的渡越时间的唯一的时间处激活。对于每一个DRAM设备的这些唯一的激活时间意味着每一个DRAM设备在不同且唯一的时刻将数据发送回MCH，由此造成对于全部设备的不等的等待时间。在现今的计算机系统中，为了保护涉及不等DRAM等待时间的存储通道数据破坏，MCH必须规范化DRAM等待时间。为了实现DRAM等待时间规范化，MCH可结合其它电路以缓冲传入的数据。尽管如此，由于增加到MCH中的额外电路，该方法是不理想的。MCH也可通过将额外的定时延迟增加到其存储器通道以排除由于DRAM等待时间中的差别引起的存储器破坏的可能性来实现这一目的。由于增加的MCH定时中延迟会降低系统的性能，所以这种解决方法也是不理想的
附图简述
本发明作为示例示出，且不限于附图中的图形，附图中相同的参考标号表示相似的元件，附图中：
图1示出在本发明的一个实施例中其中可规范化系统存储器等待时间的计算机系统。
图2描述在本发明的一个实施例中在MCH和直插式存储器模块之间行走的时钟信号迹线。
图3描述在本发明的一个实施例中对于三个存储器设备的早、晚和平均时钟信号的时序图。
图4示出在本发明的一个实施例中生成平均时钟信号的方法。
本发明的详细描述
公开了通过平衡早时钟和晚时钟来规范化系统存储器的等待时间的有效方法的实施例。在以下描述中，陈述了众多具体细节。然而，应该理解，可在缺少这些具体细节的情况下实施实施例。在其它情况下，没有讨论公知的元件、规范和协议，以免使本发明晦涩。
图1示出在一个实施例中其中可规范化系统存储器等待时间的计算机系统。处理器100通过总线(有时称为主机总线)连接到存储器控制器集线器(MCH)102。MCH102允许对由位于直插式存储器模块上的多个DRAM设备组成的系统存储器104的访问(在图2中详细解释)。MCH102允许处理器访问图形模块106，诸如连接到阴极射线管(CRT)、液晶显示器(LCD)或另一类型的显示设备的加速图形端口(AGP)图形设备。MCH102还允许处理器访问I/O控制器集线器(ICH)108。可将多个常规代理连接到ICH108，诸如I/O总线110(PCI、USB等)、硬盘驱动器112、键盘控制器114和鼠标控制器116以及许多其它可能的设备。在一个实施例中，图1中所示的计算机系统的组件通过印刷电路板(例如，主板)上的总线连接。各个总线线路以迹线的形式蚀刻到印刷电路板中。一种这样的迹线线路是在MCH102和系统存储器104之间行走的时钟信号迹线。
图2描述了在本发明的一个实施例中在MCH200和直插式存储器模块204之间行走的时钟信号迹线。直插式存储模块204包括计算机系统中的系统存储器的全部或部分。MCH200通过时钟总线迹线202将时钟信号的特定边沿(下文中称为“时钟信号边沿”)发送到直插式存储器模块204。在一个实施例中，时钟信号的特定边沿可以是上升沿。在另一个实施例中，时钟信号的特定边沿可以是下降沿。时钟总线迹线202经由时钟引脚206连接到直插式存储器模块204。在一个实施例中，时钟引脚206是将直插式存储器模块204连接到MCH200的众多引脚中的一个。此外，数据响应于数据读或写命令通过数据总线208在存储器设备和MCH之间传输。在其它实施例中，主板210可以是总线迹线可穿过其定线的任何类型的印刷电路板，如插入式子卡。在一个实施例中，时钟引脚206可通过双列直插式存储器模块(DIMM)插口连接来连接到时钟总线迹线202。在一个实施例中，命令/地址/控制总线迹线沿类似于时钟总线迹线202的路径。
直插式存储器模块204以一个或多个DRAM存储器设备来填充。在不同的实施例中，除标准DRAM外可在直插式存储器模块204上配置其它形式的RAM存储器。图2示出具有三个存储器设备(214、218和222)的实施例，虽然在不同的实施例中，可以有任何数量的存储器设备。在一种标准配置中，可以有位于直插式存储器模块204上的8或9个存储器设备，尽管具有两个或更多存储器设备的任何直插式存储器模块204都是适用的。一旦时钟信号通过时钟引脚206，它最初经由早时钟信号迹线路径212穿过直插式存储器模块204通过早时钟信号输入引脚216路由到存储器设备214。“早”时钟信号被定义为由每一个存储器设备接收的第一个时钟信号。时钟信号边沿沿着早时钟信号迹线路径212分别通过早时钟信号引脚220和224继续向下到存储器设备218和222。
时钟信号边沿到达这些连续引脚中的每一个需要一有限时间。因此，存储器设备214在其它两个存储器设备之前通过早时钟信号引脚216接收时钟信号边沿，因为从直插式存储器模块204的时钟引脚206到存储器设备214的早时钟信号引脚216的早时钟信号迹线路径212的长度是最短的。然而，存储器设备222将在其它两个存储器设备之后通过早时钟信号引脚224接收时钟信号边沿，因为从直插式存储器模块204的时钟引脚206到存储器设备222的早时钟信号引脚224的早时钟引号迹线路径212的长度是最长的。由每一个存储器设备通过其早时钟信号引脚接收的时钟信号边沿被认为是“早”时钟信号。
一旦时钟信号边沿到达所有存储器设备(即，时钟信号边沿完成通过早时钟信号迹线路径212的行进)，则时钟信号边沿接着通过循环迹线路径226行进。当时钟信号边沿在循环迹线路径226中循环后，它沿着晚时钟信号路径228第二次行进回到所有的存储器设备。“晚”时钟信号被定义为由每一个存储器设备接收的第二个时钟信号。在该遍中，时钟信号边沿首先到达存储器设备222的晚时钟信号引脚230。该时钟信号边沿随后分别通过晚时钟信号引脚232和234到达存储器设备218和214。由每一个存储器设备通过其晚时钟信号引脚接收的时钟信号边沿被认为是“晚”时钟信号。当时钟信号边沿在晚时钟信号遍中到达每一个存储器设备时，它以与在早时钟信号遍中相反的顺序到达。因此，存储器设备222具有延迟最多的“早”时钟信号但延迟最少的“晚”时钟信号。同样的关系，存储器设备214具有延迟最少的“早”时钟信号但延迟最多的“晚”时钟信号。
最后，一旦时钟信号边沿完成其“早”和“晚”遍后，该时钟信号边沿通过到达端接电阻器236来终止于直插式存储器模块204上。在一个实施例中，早时钟信号迹线212、循环迹线226和晚时钟信号迹线228的布局允许在所有的存储器设备上的对称定时功能，使得每一个耦合的“早”和“晚”时钟信号的平均将形成对于直插式存储器模块204上的所有存储器设备相等的“平均”时钟信号。
在一个实施例中，先进先出(FIFO)缓冲器被置于耦合到命令/控制总线的每一个存储器设备中。FIFO以每一个存储器设备的早时钟信号将传入的控制/命令/地址锁存在命令/控制总线上。然后，FIFO以平均时钟信号将控制/命令/地址释放到每一个存储器设备的核心。随后，每一个存储器设备中的所有命令/控制操作以平均时钟同步发生。
图3描述了在本发明的一个实施例中对于三个存储器设备的早、晚和平均时钟信号的时序图。在该图中，时刻0对应于时间线上的位置342。在时刻0，计算机系统中的MCH在MCH时钟信号300的边沿启动数据读或写周期。该数据读或写周期由发送到存储器设备的命令302指示。在一个实施例中，该命令302也附带了地址。特定的时钟信号边沿在下文中称为“时钟信号上升沿”，尽管在另一个实施例中，特定的时钟信号边沿可以是下降沿。可在时钟信号的上升沿前的必要设置时间中和时钟信号上升沿后的必要保持时间中保证命令302的有效性。因此，命令302可集中在时钟信号上升沿(如图3所示)的周围。时钟信号上升具有在其在MCH处的始发通过时钟引脚与在直插式存储器模块处的到达之间的渡越时间。该渡越时间由时延306(即，等待时间306)表示。因此，在时延306后，时钟信号上升沿到达直插式存储器模块上的时钟引脚，以时钟信号304示出。再一次，命令308对于从时钟信号的一个上升沿到下一个上升沿的整个周期是有效的(由时钟信号304表示)。由302和308表示的命令是相同的命令，它们仅由于从MCH到直插式存储器模块上的时钟引脚的渡越时间而延迟了时延306。
接着，时钟信号上升沿从直插式存储器模块上的时钟引脚行进到第一存储器设备。直插式存储器模块上的时钟引脚和第一存储器设备之间的时钟信号上升沿渡越时间由时延312表示。因此，在时延312后，时钟信号上升沿到达第一存储器设备，以时钟信号310表示，这表示第一存储器设备的早时钟信号。命令314对于时钟信号的整个周期(即，在第一存储器设备时钟信号310上所示的两个上升沿之间)是有效的。同样，由314表示的命令与302和308的命令相同，仅延迟了基于从MCH时刻0 342到时钟信号上升沿到达第一存储器设备的时钟信号上升沿渡越时间的时间(即，时延306+时延312)。
该时钟信号上升沿然后从第一存储器设备行进到第二存储器设备。在第一存储器设备和第二存储器之设备间的时钟信号上升沿渡越时间由时延318表示。因此，在时延318后，时钟信号上升沿到达第二存储器设备，以时钟信号316示出，这表示第二存储器设备的早时钟信号。命令320对时钟信号的整个周期(即，在第二存储器设备时钟信号316上所示的两个上升沿之间)是有效的。由320表示的命令与302、308和314的命令相同，仅延迟了基于从MCH时刻0 342到时钟信号上升沿到达第二存储器设备的时钟信号上升沿渡越时间的时间(即，时延306+时延312+时延318)。
接着，时钟信号上升沿从第二存储器设备行进到第三存储器设备。在第二存储器设备和第三存储器设备之间的时钟信号上升沿渡越时间由时延324表示。因此，在时延324后，时钟信号上升沿到达第三存储器设备，以时钟信号322示出，这表示第三存储器设备的早时钟信号。命令326对时钟信号的整个周期(即，在第三存储器设备时钟信号322上所示的两个上升沿之间)是有效的。由326表示的命令与302、308、314和320的命令相同，仅延迟了基于从MCH时刻0 342到时钟信号上升沿到达第三存储器设备的时钟信号上升沿渡越时间的时间(即，时延306+时延312+时延318+时延324)。
一旦时钟信号上升沿已到达直插式存储模块上的所有存储器设备，它然后通过直插式存储模块上的循环迹线行进。该时钟信号上升沿然后作为第三存储器设备的晚时钟信号(由时钟信号328表示)第二次到达第三存储器设备。在这一点上，第三存储器设备生成用于其自身的内部平均时钟信号。该平均时钟信号(由时钟信号330表示)通过创建具有位于早时钟信号322的上升沿和晚时钟信号328的上升沿之间的一半处的上升沿的时钟信号来生成。因此，第三存储器设备的平均时钟信号330在早时钟信号上升沿322后延迟时延332的时间。
接着，时钟信号上升沿作为第二存储器设备的晚时钟信号(由时钟信号334表示)第二次回到第二存储器设备。在这一点上，第二存储器设备生成用于其自身的内部平均时钟信号。该平均时钟信号(由时钟信号336表示)通过创建具有位于早时钟信号316的上升沿和晚时钟信号334的上升沿之间的一半处的上升沿的时钟信号来生成。第二存储器设备的平均时钟信号336在其早时钟信号上升沿316后延迟等于时延332+时延324的时延。
最后，该时钟信号上升沿作为第一存储器设备的晚时钟信号(由时钟信号338表示)第二次回到第一存储器设备。在这一点上，第一存储器设备生成用于其自身的内部平均时钟信号。该平均时钟信号(由时钟信号340表示)通过创建具有位于早时钟信号310的上升沿和晚时钟信号338的上升沿之间的一半处的上升沿的时钟信号来生成。第三存储器设备的平均时钟信号340在其早时钟信号上升沿310后延迟等于时延332+时延324+时延318的时延。
因此，独立地创建了用于全部三个存储器设备的平均时钟信号。特别地，每一个设备内部创建其自己的平均时钟。该平均时钟信号的特定上升沿对于所有的三个存储器设备是相同的，且在设备之间没有时延(即，平均时钟信号330、336和340在参考MCH的延迟和相位方面是相等的)。因此，现在有对于所有的存储器设备有一个时钟域。每一个存储器设备可利用该平均时钟来将I/O传输与存储器设备对准并将存储器设备与I/O对准。因此，当利用平均时钟将数据从存储器设备发送到MCH时，它将同时到达，且MCH不会察觉到从存储器设备中的任一个接收数据之间的延迟。在不同的实施例中，可将该用于创建相等平均时钟信号的方法延伸到任何数量的存储器设备(例如，2、3、4、8、16个等)。
图4示出在本发明的一个实施例中生成平均时钟信号的方法。在该方法的开始400处，由存储器设备接收早时钟信号402。在一个实施例中，该早时钟信号可从MCH生成。在其它实施例中，该时钟信号可从计算机系统中的任何集成电路或时钟组件生成。在一个实施例中，该时钟信号通过迹线接收。迹线可穿过主板、直插式存储模块和/或其上迹线可被定线的任何其它形式的介质来定线。接着，由存储器设备接收晚时钟信号404。在一个实施例中，该晚时钟信号是与早时钟信号相同的时钟信号，但由于通过更长的迹线路由而延迟一另外的渡越时间。最后，由存储器设备利用所接收的早时钟信号和晚时钟信号生成平均时钟信号406，且方法在408处结束。在一个实施例中，平均时钟信号通过确定早时钟信号的上升沿的时间、确定晚时钟信号的上升沿的时间、并创建具有在早时钟信号的上升沿的时间和晚时钟信号的上升沿的时间之间的一半时间处的上升沿的平均时钟信号。
因此，公开了通过平衡早和晚时钟来规范化系统存储器的等待时间的有效方法的实施例。参考其特定的示例性实施例描述了这些实施例。然而，显然得益于本发明公开的人可在不背离本文描述的实施例的宽泛精神和范围的情况下对这些实施例进行修改和改变。因此，认为说明书和附图是说明性的而不是限制的意思。

Claims (31)

1.一种方法，包括：
第一存储器设备和第二存储器设备接收一早时钟信号；
所述第一存储器设备和所述第二存储器设备接收一晚时钟信号；以及
所述第一存储器设备和所述第二存储器设备通过平均所述早时钟信号和所述晚时钟信号来生成平均时钟信号，其中所述第一存储器设备的平均时钟信号和所述第二存储器设备的平均时钟信号是同步的。
2.如权利要求1所述的方法，其特征在于，所述早时钟信号和所述晚时钟信号是从在沿单条时钟信号迹线的不同点处抽头的单个时钟信号中得到的。
3.如权利要求1所述的方法，其特征在于，生成平均时钟信号还包括：
确定所述早时钟信号的时序；
确定所述晚时钟信号的时序；以及
创建具有在所述早时钟信号的时序和所述晚时钟信号的时序之间的一半处的时序的平均时钟信号。
4.如权利要求3所述的方法，其特征在于，所述第一存储器设备的平均时钟信号和所述第二存储器设备的平均时钟信号还包括具有相同的相对相位的一对时钟信号。
5.一种装置，包括：
时钟信号迹线；以及
存储器设备，所述存储器设备用于：
从所述时钟信号迹线接收一早时钟信号，并从所述时钟信号迹线接收一晚时钟信号；以及
通过平均所述早时钟信号和所述晚时钟信号来生成平均时钟信号。
6.如权利要求5所述的装置，其特征在于，所述时钟信号迹线穿过所述存储器上的早时钟信号输入和所述存储器设备上的晚时钟信号输入之间的循环迹线来定线。
7.如权利要求6所述的装置，其特征在于，还包括一直插式存储器模块，所述直插式存储器模块用于：
将所述存储器设备耦合到印刷电路板；以及
包含从所述印刷电路板到所述存储器设备单元定线的所述时钟信号迹线。
8.如权利要求7所述的装置，其特征在于，所述时钟信号迹线还用于：
将所述时钟信号从所述印刷电路板路由到所述存储器设备上的所述早时钟信号输入；
将所述时钟信号从所述存储器设备上的所述早时钟信号输入通过所述循环迹线路由到所述存储器设备上的所述晚时钟信号输入；以及
将所述时钟信号从所述存储器设备上的所述晚时钟信号输入路由到端接电阻器。
9.如权利要求8所述的装置，其特征在于，所述端接电阻器位于所述直插式存储器模块上。
10.如权利要求7所述的装置，其特征在于，所述直插式存储器模块还用于将两个或更多存储器设备连接到所述印刷电路板。
11.如权利要求10所述的装置，其特征在于，所述两个或更多存储器设备还用于各自生成与至少一个其它信号同步的平均时钟信号。
12.如权利要求6所述的装置，其特征在于，所述时钟信号迹线还用于：
将所述时钟信号从印刷电路板路由到所述存储器设备上的所述早时钟信号输入；
将所述时钟信号从所述存储器设备上的所述早时钟信号输入通过所述循环迹线路由到所述存储器设备上的所述晚时钟信号输入；以及
将所述时钟信号从所述存储器设备上的所述晚时钟信号输入路由到端接电阻器。
13.如权利要求12所述的装置，其特征在于，所述装置还用于将两个或更多存储器设备连接到所述印刷电路板。
14.如权利要求13所述的装置，其特征在于，所述两个或更多存储器设备还用于各自生成平均时钟信号，其中所有所生成的平均时钟信号都是同步的。
15.一种方法，包括：
一存储器设备接收一早时钟信号和一晚时钟信号；以及
所述存储器设备通过平均所述早时钟信号和所述晚时钟信号来生成平均时钟信号。
16.如权利要求15所述的方法，其特征在于，所述早时钟信号和所述晚时钟信号是从沿单条时钟信号迹线的不同点处抽头的单个时钟信号中得到的。
17.如权利要求15所述的方法，其特征在于，生成平均时钟信号还包括：
确定所述早时钟信号的时序；
确定所述晚时钟信号的时序；以及
创建具有在所述早时钟信号的时序和所述晚时钟信号的时序之间的一半处的时序的平均时钟信号。
18.如权利要求17所述的方法，其特征在于，所述第一存储器设备的平均时钟信号和所述第二存储器设备的平均时钟信号还包括具有相同的相对相位的一对时钟信号。
19.如权利要求16所述的方法，其特征在于，还包括将所述时钟信号输入到位于一直插式存储器模块上的一个或多个存储器设备。
20.如权利要求19所述的方法，其特征在于，还包括：
所述一个或多个存储器设备接收作为所述早时钟信号的时钟信号；
所述一个或多个存储器接收作为所述晚时钟信号的时钟信号。
21.如权利要求20所述的方法，其特征在于，还包括通过平均与每一个存储器设备相关联的所述早时钟信号和所述晚时钟信号来生成用于所述一个或多个存储器设备中的每一个的平均时钟信号。
22.一种系统，包括：
时钟信号迹线；
耦合到所述时钟信号迹线的芯片组；以及
耦合到所述时钟信号迹线的存储器设备，所述存储器设备用于：
从所述时钟信号迹线接收一早时钟信号，并从所述时钟信号迹线接收一晚时钟信号；以及
通过平均所述早时钟信号和所述晚时钟信号来生成平均时钟信号。
23.如权利要求22所述的系统，其特征在于，所述时钟信号迹线穿过所述存储器上的早时钟信号输入和所述存储器设备上的晚时钟信号输入之间的循环迹线来定线。
24.如权利要求23所述的系统，其特征在于，还包括一直插式存储器模块，所述直插式存储器模块用于：
将所述存储器设备耦合到印刷电路板；以及
包含从所述印刷电路板到所述存储器设备单元定线的所述时钟信号迹线。
25.如权利要求24所述的系统，其特征在于，所述时钟信号迹线还用于：
将所述时钟信号从所述印刷电路板路由到所述存储器设备上的所述早时钟信号输入；
将所述时钟信号从所述存储器设备上的所述早时钟信号输入通过循环迹线路由到所述存储器设备上的所述晚时钟信号输入；以及
将所述时钟信号从所述存储器设备上的所述晚时钟信号输入路由到端接电阻器。
26.如权利要求25所述的系统，其特征在于，所述端接电阻器位于所述直插式存储器模块上。
27.如权利要求24所述的系统，其特征在于，所述直插式存储器模块还用于将两个或更多存储器设备连接到所述印刷电路板。
28.如权利要求27所述的系统，其特征在于，所述两个或更多存储器设备还用于各自生成平均时钟信号，其中所有所生成的平均时钟信号都是同步的。
29.如权利要求22所述的系统，其特征在于，所述时钟信号迹线还用于：
将所述时钟信号从印刷电路板路由到所述存储器设备上的所述早时钟信号输入；
将所述时钟信号从所述存储器设备上的所述早时钟信号输入通过所述循环迹线路由到所述存储器设备上的所述晚时钟信号输入；以及
将所述时钟信号从所述存储器设备上的所述晚时钟信号输入路由到端接电阻器。
30.如权利要求29所述的系统，其特征在于，所述时钟信号迹线还用于将两个或更多存储器设备连接到所述印刷电路板。
31.如权利要求30所述的系统，其特征在于，所述两个或更多存储器设备还用于各自生成平均时钟信号，其中所有所生成的平均时钟信号都是同步的。
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