CN101018473A - 镜像式屏蔽结构 - Google Patents

Abstract

本发明公开了一种镜像式屏蔽结构，包括有电子组件和位于电子组件下方的接地屏蔽面；其中，接地屏蔽面的形状相似于电子组件的投影形状，且接地屏蔽面的水平尺寸大于等于电子组件的水平尺寸。如此一来，即可有效地缩小电子组件与接地屏蔽面的寄生效应，且减少电子组件间的垂直耦合效应。并且，可阻绝传输线走线方式垂直影响内藏组件信号完整性。

Description

镜像式屏蔽结构

技术领域

本发明涉及一种屏蔽结构，特别是涉及一种镜像式屏蔽结构。

背景技术

电子产品在高功能和高速化的趋势下，须在半导体封装件上整合各种被动组件(passive component)，例如：电阻组件(resistors)、电容组件(capacitors)及电感组件(inductors)等，以提升或稳定电子产品的电性功能。

传统上，被动组件设置于一般印刷电路板或半导体芯片的基板的表面上。然而，随着电子产品朝向高功能性与小尺寸的方向发展，电路板的迭层(lanination)技术也就必须具备厚度薄、多层数与高密度等特点。因此，为了能在有限的基板面积中，创造出更大的空间并提升模块的多功性，常以缩小或内埋被动组件的方式来缩短电路布局以及减少信号传输距离，进而创造更多空间来架构主动组件与提高整体组件性能，于是便发展出埋藏型被动组件(例如：电阻组件、电容组件、电感组件等)的基板结构。

然而，要在此架构下设计出具有良好电气特性的电路模块，其内层的埋藏型组件电气质量将扮演着决定性的角色。为了实现高密度封装，组件间的间距势必要缩小，因此当埋藏型组件通过多种不同的制作流程埋入后，将产生许多杂散的寄生效应。并且，当组件与上下层组件(例如：信号传输线路、电容组件、电感组件等)越来越近，再加上许多复合材料的使用，整体产生的耦合效应必然增大，造成诸如信号失真等串音(cross talk)现象，进而影响信号完整性(signal integrity；SI)。

对于公知的埋藏型组件基板架构而言，通常是利用全面金属层或全面金属网(mesh)来形成全面金属屏蔽面120’  (shielding plane/isolationplane)，如图1所示(为方便说明，图中未显示各个介电层)。然而，这将会因屏蔽面而产生大量的非必要寄生效应140，造成寄生电容的形成。再有，使用全面金属层或全面金属网也会造成材料的浪费，并且需占用大量的面积。

举例来说，请参考美国专利第6066537号，其以多个垂直接触金属环绕电容组件而设置，并相对于电容组件而在基材中形成屏蔽扩散区块，再利用垂直接触金属连接至屏蔽扩散区块和与外部静电压源相连的环状金属导线，从而在电容组件的四周形成一屏蔽结构。但是，在此种结构下，电容组件须借助跨线的方式或是穿孔的方式绕过或穿过屏蔽结构，与外部电路相连接。因此，其虽然可以有效地屏蔽电容组件，但由于整面金属的连接方式而破坏了高频电气特性，并且需占用许多面积来形成屏蔽结构。

由上述可知，要将埋藏式组件应用在各种电路中并保持信号完整性，组件间耦合效应的去除便成为最重要的目标。因此，提出一种可用在任何埋藏式组件，且其本身可以具有较好的电气特性，又可有效地阻绝耦合效应的屏蔽布局方式，是此领域的相关人员的一重要研究方向。

发明内容

本发明的目的在于提供一种镜像式屏蔽结构，来解决公知技术中所存在的问题。

为了实现上述目的，本发明提供了一种镜像式屏蔽结构，包括有电子组件和位于电子组件下方的接地屏蔽面；其中，接地屏蔽面的形状相似于电子组件的投影形状，且接地屏蔽面的水平尺寸大于等于电子组件的水平尺寸。

再有，电子组件可包括有多个子构件，而接地屏蔽面的形状可为相似于最靠近于接地屏蔽面的子构件的投影形状，且水平尺寸不小于电子组件的水平尺寸。举例来说，此电子组件可为电容组件，而此电容组件可利用二金属片形成，此时接地屏蔽面的形状可为相似于最靠近于接地屏蔽面的金属片的投影形状，且水平尺寸不小于最靠近于接地屏蔽面的金属片的的水平尺寸。

这里，接地屏蔽面可为金属片，或是为金属网。

如此一来，即可有效地缩小电子组件与接地屏蔽面(ground shieldingplane/ground isolation plane)的寄生效应，且减少电子组件间的垂直耦合效应。并且，可阻绝传输线走线方式垂直影响内藏组件信号完整性。再有，此种镜像式屏蔽结构的布局方式可适用于半导体集成电路(IC)、印刷电路板(PCB)、陶瓷基板、纳米、微机电等各种制作技术与材料来实现。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为公知的埋藏型组件基板架构的立体图；

图2A为本发明第一实施例的镜像式屏蔽结构的立体图；

图2B为本发明第二实施例的镜像式屏蔽结构的立体图；

图2C为本发明第三实施例的镜像式屏蔽结构的立体图；

图2D为本发明第四实施例的镜像式屏蔽结构的立体图；

图3为本发明第五实施例的镜像式屏蔽结构的立体图；

图4为另一公知的埋藏型组件基板架构的立体图；

图5为显示耦合效应的实验模拟结果；

图6A、图6B为显示屏蔽电感值的实验模拟结果；

图7为显示质量因素(Q factor)的实验模拟结果；

图8为本发明第六实施例的镜像式屏蔽结构的立体图；以及

图9为本发明第七实施例的镜像式屏蔽结构的立体图。

其中，附图标记：

110    电子组件

110a  子构件

110b  子构件

112  电子组件

120  接地屏蔽面

120’  全面金属屏蔽面

130  介质材料

130a  第一介质

130b  第二介质

132  介质材料

140  寄生效应

具体实施方式

根据本发明，是在两组件的中间以垂直镜像式金属屏蔽面隔绝，换句话说，此接地屏蔽面的形状可为组件的垂直投影面的相似形状，或者是在最靠近接地屏蔽面的组件的垂直投影面的相似形状。

请参考图2A、图2B、图2C、图2D，为根据本发明的镜像式屏蔽结构；其具有电子组件110和接地屏蔽面120。接地屏蔽面120位于电子组件110下方。其中，接地屏蔽面120的形状相似于电子组件110的投影形状，且接地屏蔽面120的水平尺寸大于等于电子组件110的水平尺寸。此外，接地屏蔽面120与电子组件110之间可通过介质材料130来实现电性隔离(即图中虚线内可充满介质材料，但为方便说明图中未示)。并且，此介质材料130可为复合材料，以加强电子组件的电气特性。在这里，电子组件110可为电阻组件(如图2A所示)、电容组件(如图2B所示)、电感组件(如图2C所示)或信号传输线路(如图2D所示)等。举例来说，若电子组件为电感组件时，介质材料可具有磁性材料；而若电子组件为电容组件时，介质材料可具有高介质常数材料；再有，若电子组件为信号传输线路时，介质材料可具有低介质常数且低介电损耗的材料。

在此，接地屏蔽面的水平尺寸较佳范围可介于电子组件的水平尺寸的约1.1倍到4倍之间。

此外，在接地屏蔽面120下方具有另一电子组件112，如图3所示。此电子组件112可为电阻组件、电容组件、电感组件或信号传输线路等。并且，接地屏蔽面120与电子组件110、112之间可利用介质材料130、132来实现电性隔离(即图式中虚线内可充满介质材料，但为方便说明图中未示)，而且在接地屏蔽面120与电子组件110之间的介质材料130和接地屏蔽面120与电子组件112之间的介质材料132可为相同材质，也可为相异材质。

以电感组件为例，请参考图3，假设电子组件110为电感组件，而另一电子组件112为信号传输线路。介质材料130可为由第一介质130a和第二介质130b所组成的复合材料，在第一介质130a下方设置有接地屏蔽面120，而第二介质130b则位于电子组件110和第一介质130a之间。此接地屏蔽面120的形状相似于电感组件(即电子组件110)的投影形状，并且接地屏蔽面120的水平尺寸大于等于电感组件的水平尺寸。而此接地屏蔽面120下方用介质材料132电性隔离信号传输线路(即电子组件112)。

在这里，以上述架构进行实验仿真，其中电感组件均采用线宽线距为5mil(千分之一英寸)的螺旋电感；第一介质130a，其厚度约为2mil，介质常数(Dielectric Constant；DK)约为40，而散失因素(Dissipation Factor；DF)约为0.04；第二介质130b，其厚度约为2mil，介质常数约为3.2，而散失因素约为0.002(例如：Rogers RO4403的材料)；介质材料132，其厚度约为20mil，介质常数约为4.2，而散失因素约为0.04(例如：玻璃纤维板(FR4))。根据本发明的接地屏蔽面120，其形状相似于电感组件(即电子组件110)的投影形状，并且接地屏蔽面120的水平尺寸大于等于电感组件的水平尺寸，如图3所示。而公知的屏蔽结构，则是采用全面金属屏蔽面120’，如图4所示。实验模拟结果可得根据本发明的镜像式屏蔽结构，其采用镜像式接地屏蔽面，已能有效地将耦合效应(例如：串音(cross talk)现象)减至-40分贝(dB)以下，其符合隔离度要求，如图5所示。再有，可得根据本发明的镜像式屏蔽结构，是采用镜像式接地屏蔽面，其屏蔽电感值可比采用全面金属屏蔽面的公知屏蔽结构的屏蔽电感值高，如图6A和图6B所示。并且，在缩小屏蔽面面积的情况下，根据本发明的镜像式屏蔽结构相比于采用全面金属屏蔽面的公知屏蔽结构，其质量因素相当，如图7所示，但根据本发明的镜像式屏蔽结构可减少材料浪费，并降低占用面积，同时仍可有效地缩小非必要的寄生效应，并减少垂直耦合效应产生。再有，还可阻绝传输线走线方式垂直影响内藏组件信号完整性(signal integrity；SI)。

此外，电子组件110可由多个子构件110a、110b所组成，如图2B所示。其中，接地屏蔽面120的形状相似于电子组件110的投影形状，且接地屏蔽面120的水平尺寸大于等于电子组件110的水平尺寸。此外，接地屏蔽面120与电子组件110之间可通过介质材料130来达到电性隔离(即图式中虚线内可充满介质材料，但为方便说明图中未示)。并且，此介质材料130可为复合材料，以加强电子组件的电气特性。在这里，介质材料130可为由第一介质130a和第二介质130b所组成的复合材料，第一介质130a位于子构件110b和接地屏蔽面120之间，而第二介质130b位于子构件110a、110b之间。其中，第一介质130a和第二介质130b可为相同材质，也可为相异材质。

以电容组件为例，假设电子组件110为电容组件，而子构件110a、110b可为金属片，即利用两相互耦合的金属片来形成电容组件。此时，第二介质130b可采用具有高介质常数的材料，以加强电子组件的电气特性。

再有，此接地屏蔽面120的形状也可仅相似于最靠近于接地屏蔽面120的子构件110b的投影形状，且接地屏蔽面120的水平尺寸不小于最靠近于接地屏蔽面120的子构件110b的水平尺寸，如图8所示。

在这里，接地屏蔽面的水平尺寸较佳范围可为最靠近于接地屏蔽面的子构件的水平尺寸的约1.1倍到4倍之间。

此外，此接地屏蔽面120可为金属片(如图2B所示)，或为金属网(如图9所示)。

如此一来，即可有效地缩小电子组件与接地屏蔽面的寄生效应，且减少电子组件间的垂直耦合效应。并且，可阻绝传输线走线方式垂直影响内藏组件信号完整性。再有，此种镜像式屏蔽结构的布局方式可适用于半导体集成电路、印刷电路板、陶瓷基板、纳米、微机电等各种制作技术与材料来实现。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (18)

1、一种镜像式屏蔽结构，其特征在于，包括有：

一电子组件；以及

一接地屏蔽面，位于该电子组件下方；

其中，该接地屏蔽面的形状相似于该电子组件的投影形状，且该接地屏蔽面的水平尺寸大于等于该电子组件的水平尺寸。

2、根据权利要求1所述的镜像式屏蔽结构，其特征在于，还包括有：

一另一电子组件，位于该接地屏蔽面下方。

3、根据权利要求2所述的镜像式屏蔽结构，其特征在于，该另一电子组件选自电阻组件、电容组件、电感组件和信号传输线路的群组。

4、根据权利要求2所述的镜像式屏蔽结构，其特征在于，还包括有：

一介质材料，用来电性隔离该电子组件和该接地屏蔽面；以及

一另一介质材料，用来电性隔离该另一电子组件和该接地屏蔽面。

5、根据权利要求4所述的镜像式屏蔽结构，其特征在于，该介质材料和该另一介质材料为相同材质。

6、根据权利要求4所述的镜像式屏蔽结构，其特征在于，该介质材料和该另一介质材料为相异材质。

7、根据权利要求4所述的镜像式屏蔽结构，其特征在于，该介质材料为一复合材料。

8、根据权利要求1所述的镜像式屏蔽结构，其特征在于，该接地屏蔽面系选自金属片和金属网的组群。

9、根据权利要求1所述的镜像式屏蔽结构，其特征在于，该电子组件包括有：

数个子构件；

其中，该接地屏蔽面的形状相似于最靠近于该接地屏蔽面的该子构件的投影形状，且该接地屏蔽面的水平尺寸大于等于该电子组件的水平尺寸。

10、根据权利要求9所述的镜像式屏蔽结构，其特征在于，该接地屏蔽面选自金属片和金属网的组群。

11、根据权利要求9所述的镜像式屏蔽结构，其特征在于，该子构件为一金属片。

12、根据权利要求9所述的镜像式屏蔽结构，其特征在于，还包括有：

一介质材料，用来电性隔离该电子组件和该接地屏蔽面。

13、根据权利要求12所述的镜像式屏蔽结构，其特征在于，该介质材料为一复合材料。

14、根据权利要求13所述的镜像式屏蔽结构，其特征在于，该复合材料包括有：

一第一介质，位于该子构件和该接地屏蔽面之间；以及

一第二介质，位于该子构件之间。

15、根据权利要求14所述的镜像式屏蔽结构，其特征在于，该第二介质用来加强该电子组件的电气特性。

16、根据权利要求1所述的镜像式屏蔽结构，其特征在于，还包括有：

一第一介质，位于该接地屏蔽面上；以及

一第二介质，位于该第一介质和该电子组件之间。

17、根据权利要求16所述的镜像式屏蔽结构，其特征在于，该第二介质用来加强该电子组件的电气特性。

18、根据权利要求1所述的镜像式屏蔽结构，其特征在于，该电子组件选自电阻组件、电容组件、电感组件和信号传输线路的群组。

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