CN101017821A - 一种静电放电防护电路 - Google Patents
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Abstract
本发明涉及一种利用多晶硅版图层次构造静电电流泄放通道的静电放电防护电路。目前多采用可控硅SCR达成保护芯片抵御静电袭击的目的，但是结构比较复杂，加工难度较大，同时该可控硅SCR触发点电压值不能够灵活地调整。本发明的静电放电防护电路包括P型衬底，P型衬底上设置P阱，P阱上设置有SiO2氧化层，SiO2氧化层上设置有多晶硅层，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区，另一边掺入N型杂质形成N+多晶硅注入区，中间为本征多晶硅区。本发明结构相对简单，并且触发点电压值可以通过改变本征多晶硅的长度来实现。
Description
技术领域
本发明属于集成电路技术领域，特别涉及一种利用多晶硅版图层次构造静电电流泄放通道的静电放电防护电路。
背景技术
静电放电是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害是十分必需的。
静电放电现象的模式主要有四种：人体放电模式(HBM)、机械放电模式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件被提出，比如二极管，栅极接地的MOS管，其中公认效果比较好的防护器件是可控硅SCR(silicon controlled rectifier)。该防护器件的具体结构如图1所示，P型衬底11上为阱区，阱区包括N阱12和P阱16，N阱12和P阱16上均有两个注入区，分别是N+注入区14和P+注入区15。其中N阱12的N+注入区设置在远离P阱16的一端，P+注入区设置在靠近P阱16的一端；P阱16的P+注入区设置在远离N阱12的一端，N+注入区设置在靠近N阱12的一端。一N+注入区设置在N阱12和P阱16连接处上方并跨接在N阱12和P阱16之间，所有注入区之间是用浅壕沟隔离STI 13进行隔离。N阱12的N+注入区和P+注入区接电学阳极Anode，P阱16的N+注入区和P+注入区接电学阴极Cathode。图2是和这个SCR结构相对应的电原理图。在集成电路的正常操作下，静电放电保护器件是处于关闭的状态，并不会影响集成电路输入输出接合垫上的电位。而在外部的静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速地排放掉静电电流。但是该可控硅SCR结构比较复杂，加工难度较大。同时该可控硅SCR触发点电压值不能够灵活地调整。
发明内容
本发明的目的就是针对现有技术的不足，提供一种可以灵活调整触发点电压值，并且结构相对简单的静电放电防护电路。
本发明的静电放电防护电路包括P型衬底，P型衬底上设置P阱，P阱上设置有SiO2氧化层，SiO2氧化层上设置有多晶硅层，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区，另一边掺入N型杂质形成N+多晶硅注入区，中间为本征多晶硅区。
本发明中的P型衬底和P阱采用现有的可控硅SCR对应的结构和工艺，SiO2氧化层采用现有通用的淀积等工艺即可实现。
本发明结构可以P+多晶硅注入区接电学阳极，N+多晶硅注入区接电学阴极。我们可以通过调整本征多晶硅区的长度(P+多晶硅注入区和N+多晶硅注入区的间隔距离)来调整本电路的启动电压值。如果将这个长度设为合理值，我们可以保证在正常的电平信号下不会触发，而在危险的静电信号到来的情形下，该电路可以顺利触发泄放静电电流。触发点电压值可以通过改变本征多晶硅的长度来实现。
本发明结构也可以N+多晶硅注入区接电学阳极，P+多晶硅注入区接电学阴极。我们可以通过调整本征多晶硅区的长度(P+多晶硅注入区和N+多晶硅注入区的间隔距离)来调整本电路的启动电压值。如果将这个长度设为合理值，我们可以保证在正常的电平信号下不会触发，而在危险的静电信号到来的情形下，该电路可以顺利触发泄放静电电流。触发点电压值可以通过改变本征多晶硅的长度来实现。
本发明的静电放电防护电路相对现有的技术结构简单，版图设计比较容易，加工难度小。
附图说明
图1为现有技术的可控硅SCR静电放电防护器件的剖面图；
图2为图1的等效电原理图；
图3为本发明一实施例的剖面图；
图4为图3的俯视图；
图5为图3的等效电原理图。
具体实施方式
结合说明书附图和实施例对本发明做进一步说明。
如图3和图4所示，一种静电放电防护电路包括P型衬底31，P型衬底31上设置P阱32，P阱32上设置有SiO2氧化层36，SiO2氧化层36上设置有多晶硅层，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区33，另一边掺入N型杂质形成N+多晶硅注入区35，中间为本征多晶硅区34。
工作中，可以将P+多晶硅注入区接电学阳极，N+多晶硅注入区接电学阴极；也可以N+多晶硅注入区接电学阳极，P+多晶硅注入区接电学阴极。如图5，将P+多晶硅注入区接电学阳极，N+多晶硅注入区接地(电学阴极)。该静电防护电路和被保护的输入缓冲器51并联，可以通过调整本征多晶硅区的长度(P+多晶硅注入区和N+多晶硅注入区的间隔距离)来设置触发点电压值。在正常的输入信号电平加在电学阳极(Anode)时，该防护电路不会开启，从而不会影响芯片内核电路的正常工作。在危险的静电信号电平加在电学阳极时，该本征多晶硅区就会贯通或者雪崩击穿，从而泄放静电电流，进而达到保护内核电路抵御静电的冲击的目的。
Claims (1)
1、一种静电放电防护电路，包括P型衬底(31)，其特征在于P型衬底(31)上设置P阱(32)，P阱(32)上设置有SiO2氧化层(36)，SiO2氧化层(36)上设置有多晶硅层，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区(33)，另一边掺入N型杂质形成N+多晶硅注入区(35)，中间为本征多晶硅区(34)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200710067518 CN101017821A (zh) | 2007-03-05 | 2007-03-05 | 一种静电放电防护电路 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN 200710067518 CN101017821A (zh) | 2007-03-05 | 2007-03-05 | 一种静电放电防护电路 |
Publications (1)
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| CN101017821A true CN101017821A (zh) | 2007-08-15 |
Family
ID=38726698
Family Applications (1)
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|---|---|---|---|
| CN 200710067518 Pending CN101017821A (zh) | 2007-03-05 | 2007-03-05 | 一种静电放电防护电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101017821A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012079477A1 (en) * | 2010-12-17 | 2012-06-21 | Csmc Technologies Fab1 Co., Ltd | Scr apparatus and method for adjusting the sustaining voltage |
-
2007
- 2007-03-05 CN CN 200710067518 patent/CN101017821A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012079477A1 (en) * | 2010-12-17 | 2012-06-21 | Csmc Technologies Fab1 Co., Ltd | Scr apparatus and method for adjusting the sustaining voltage |
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