CN101005057A - 芯片封装结构及其打线接合制程 - Google Patents
芯片封装结构及其打线接合制程 Download PDFInfo
- Publication number
- CN101005057A CN101005057A CNA2006100084106A CN200610008410A CN101005057A CN 101005057 A CN101005057 A CN 101005057A CN A2006100084106 A CNA2006100084106 A CN A2006100084106A CN 200610008410 A CN200610008410 A CN 200610008410A CN 101005057 A CN101005057 A CN 101005057A
- Authority
- CN
- China
- Prior art keywords
- chip
- pad
- base plate
- contact
- circuit base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Wire Bonding (AREA)
Abstract
一种芯片封装结构及其打线接合制程。该芯片封装结构主要包括一线路基板、一芯片、一焊线以及一衬块,其中线路基板具有一接合面以及配置在接合面上的至少一接点。芯片配置在线路基板的接合面上,该芯片具有远离线路基板的一主动表面以及配置在主动表面上的至少一焊垫。衬块配置在接点上,而焊线连接焊垫与接点,并通过该衬块上方。该芯片封装结构及其打线接合制程可避免焊线因下垂而与线路基板上其它线路发生短路的问题,从而提高制程良率。
Description
技术领域
本发明涉及一种半导体组件及其制程,特别是关于一种芯片封装结构及其打线接合制程。
背景技术
在高度资讯化的今天,各种电子装置的市场在不断地急速扩张。芯片封装技术也需配合电子装置的数字化、网络化、区域连接化以及使用人性化的趋势发展。在各种芯片封装制程中,打线接合制程与覆晶接合制程(flip chip bonding process)为目前最常见的技术。其中,覆晶接合制程由于是将芯片以凸块(bump)与承载器(carrier)接合,因此大幅缩短了配线长度,有助芯片与承载器间讯号传递速度的提升。但是,覆晶接合制程所需耗费的时间与成本远高于打线接合制程。因此,在许多低脚数或低成本的电子装置中,打线接合制程仍然是芯片封装业界最常采用的封装技术。
图1为利用现有的一种打线接合技术接合芯片至线路基板的示意图。如图1所示,现有技术在进行打线接合制程时,通常会先利用打线机打线在芯片110的焊垫112上,再向上拉线延伸一段距离,然后再向下拉线到线路基板120的接点(contact)122后,扯线(stitch)抽离。
随着半导体制程技术的不断进步,集成电路组件也朝向高整合度与小型化发展,而线路基板120上的线路间距也日益缩小。然而,由于打线后所形成的焊线(wire)130的线形(profile)会稍呈下垂,当拉线到线路基板120的接点122之后,常会因为焊线130下垂部份的高度过低,使得焊线130与线路基板120上的接地环124、电源环126或其它线路误触(如图1中虚线所围的区域),而造成桥接短路的问题。这将影响到制程良率,导致生产成本的增加。
此外,请参考图2,该图为现有的另一种打线接合技术的示意图。如图2所示,这种技术是在接地环124与电源环126上形成焊罩层140,以提供保护的效果,避免焊线130与接地环124或电源环126误触。然而,由于封装基板上的线距日益缩小,在受到制程限制与误差的影响之下,现有的这种技术将无法准确地在接地环124或电源环126上确定出焊罩层140的位置,故其应用范围与效果相当有限。
因此,如何在打线接合制程中,维持焊线的线形,并降低焊线与其它线路接点误触的机率,以提升打线接合制程的生产良率,已成为重要的研究课题。
发明内容
本发明的目的之一在于提供一种芯片封装结构,其焊线可维持较佳的线形,因而具有较高的生产良率与可靠度。
本发明的另一目的在于提供一种打线接合制程,藉该制程可形成具有较佳线形的焊线,以避免焊线与其它线路发生短路,因此具有较高的制程良率。
为实现上述目的,本发明芯片封装结构主要包括一线路基板、一芯片、一焊线以及一衬块。线路基板具有一接合面以及配置在接合面上的至少一接点。芯片配置在线路基板的接合面上,并具有远离线路基板的一主动表面以及配置在主动表面上的至少一焊垫。衬块配置在接点上,而焊线连接焊垫与接点,并通过该衬块上方。
在本发明芯片封装结构中,线路基板可进一步设有一接地环与/或一电源环,围绕芯片配置,并位于芯片与接点之间。
在本发明芯片封装结构中,衬块与焊线的材质可以相同。
在本发明芯片封装结构中,衬块的材质可以是金或环氧树脂(epoxy resin)。
本发明芯片封装结构还可进一步包括一封装胶体,配置在线路基板的接合面上,并包覆芯片、焊线、衬块以及接点。
本发明还提出了一种打线接合制程。首先,提供一线路基板,该线路基板具有至少一接合面以及配置在接合面上的至少一接点。接着,配置一芯片在线路基板的接合面上,该芯片具有远离线路基板的一主动表面以及配置在主动表面上的至少一焊垫。然后,形成一衬块在接点上。最后,藉由一打线机,将一焊线先打线于焊垫上,再从焊垫拉线通过衬块上方,而接合到接点上。
在本发明打线接合制程中,形成衬块的方法可以是藉由打线机形成一金属凸块在接点的顶面。
在本发明打线接合制程中,衬块也可以是藉由点胶(dispensing)或印刷(printing)的方式形成。此外,在点胶或印刷之后,还可进一步包括进行一固化(curing)制程,以固化衬块。
在本发明打线接合制程中,线路基板可进一步设有一接地环与/或一电源环,围绕芯片配置,并位于芯片与接点之间。
与现有技术相比,本发明是在打线之前,预先在线路基板的接点上形成衬块,用以维持打线后的焊线的线形,并可避免焊线因下垂而与线路基板上其它线路发生短路的问题。这样一来,可显著提高制程的良率。
以下结合附图与实施例对本发明作进一步的说明。
附图说明
图1为利用一种现有的打线接合技术接合芯片至线路基板的示意图。
图2为另一种现有的打线接合技术的示意图。
图3A~3C依次为本发明较佳实施例的一种打线接合制程的示意图。
图4为本发明较佳实施例的一种芯片封装结构的示意图。
具体实施方式
有关本发明的详细说明及技术内容,现就结合附图说明如下:
图3A~3C依次为本发明较佳实施例的一种打线接合制程的示意图。
首先,如图3A所示,将芯片210配置在封装基板220的接合面220a上。其中,芯片210是以其背面210b与封装基板220接合,且芯片210的主动表面210a上具有多个焊垫212。此外,封装基板220的接合面220a上具有多个接点222,该接点222位于芯片210的外围。该接点222可以是金手指(gold finger)或其它型态的线路接点。在本实施例中,芯片210与接点222之间的线路基板220上进一步设有一接地环224和一电源环226,位于芯片210与接点222之间。
接着,如图3B所示,在接点222上形成一衬块240。在本实施例中,形成衬块240的方式是在打线之前,预先藉由打线机形成一金属凸块在接点222的顶面。其中,衬块240的材质可以是金或其它适用于打线机的材质。当然,在本发明的其它实施例中,还可以藉由印刷或点胶等方式在接点222上形成衬块240,而所使用的衬块240的材质可以包括环氧树脂或其它适用的材质。此外,如采用印刷或点胶等方式,并且衬块240的材质是环氧树脂时,则在形成衬块240之后,还可进行一固化制程,以固化衬块240。
然后,如图3C所示,藉由一打线机打线在芯片210的焊垫212上,再从焊垫212拉线通过衬块240上方,而接合到接点222上,并扯线抽离。这样,可形成连接在焊垫212与接点222之间的焊线230,其中焊线230的材质可以是金或其它导电性佳的材质。
综上所述,由于衬块240会正好位于焊线230下方的接点222的顶面上,并承靠焊线230,因此藉由衬块240承靠的力量,可减少焊线230下垂的程度,以使焊线维持较佳的线形。这样,可避免因焊线230与电源环226或接地环224之间的误触而发生的线路间短路等问题。值得注意的是,虽然上述实施例是以芯片与线路基板的接合,并在接地环、电源环的两侧进行打线的情况为例,但并非用于限定本发明的用途。举例而言,本发明还可应用于多个讯号接点之间的打线接合,或是其它适于进行打线接合的场合。
图4为本发明较佳实施例的一种芯片封装结构的示意图。如图4所示,在完成上述打线接合制程之后,可进行封胶(molding)制程,而在线路基板220的接合面220a上形成一封装胶体250,以构成一芯片封装结构200。其中,封装胶体250至少包覆芯片210、焊线230、衬块240以及接点222。
综上所述,本发明所提出的打线接合制程是在打线之前,预先在线路基板的接点上形成衬块。其中,藉由衬块的支撑,可使焊线维持较佳的线形,以避免焊线因下垂而与线路基板上其它线路发生短路的问题。因此,藉由本发明的打线接合制程,可有助提高制程的良率,并可使芯片封装结构具有较高的生产良率与可靠度。
Claims (10)
1、一种芯片封装结构,包括:
一线路基板,具有一接合面以及配置在所述接合面上的至少一接点;
一芯片,配置在所述线路基板的接合面上,所述芯片具有远离所述线路基板的一主动表面以及配置在所述主动表面上的至少一焊垫;以及
一焊线,连接所述焊垫与接点;
其特征在于:该芯片封装结构进一步包括一衬块,配置在所述接点上;且所述焊线通过所述衬块上方。
2、如权利要求1所述的芯片封装结构,其特征在于所述线路基板具有一接地环或一电源环,所述接地环或电源环围绕所述芯片配置,并位于所述芯片与接点之间。
3、如权利要求1所述的芯片封装结构,其特征在于所述衬块的材质包括金或环氧树脂。
4、如权利要求1所述的芯片封装结构,其特征在于所述芯片封装结构还进一步包括一封装胶体,所述封装胶体配置在所述线路基板的接合面上,并包覆所述芯片、焊线、衬块以及接点。
5、一种打线接合制程,包括下列步骤:
提供一线路基板,所述线路基板具有至少一接合面以及配置在所述接合面上的至少一接点;
配置一芯片在所述线路基板的接合面上,所述芯片具有远离所述线路基板的一主动表面以及配置在所述主动表面上的至少一焊垫;以及
藉由一打线机,将一焊线先打线于所述焊垫上,再自所述焊垫拉线接合到所述接点上;
其特征在于:在打线步骤之前,所述打线接合制程进一步包括形成一衬块在所述接点上这一步骤;在打线步骤中,所述焊线通过所述衬块上方而接合到所述接点上。
6、如权利要求5所述的打线接合制程,其特征在于其中形成所述衬块的方法包括藉由所述打线机形成一金属凸块在所述接点的顶面。
7、如权利要求5所述的打线接合制程,其特征在于所述衬块藉由点胶的方式形成。
8、如权利要求7所述的打线接合制程,其特征在于其中在点胶之后,还进一步包括进行一固化制程,以固化所述衬块。
9、如权利要求5所述的打线接合制程,其特征在于所述衬块藉由印刷的方式形成。
10、如权利要求9所述的打线接合制程,其特征在于其中在印刷之后,还进一步包括进行一固化制程,以固化所述衬块。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2006100084106A CN101005057A (zh) | 2006-01-20 | 2006-01-20 | 芯片封装结构及其打线接合制程 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2006100084106A CN101005057A (zh) | 2006-01-20 | 2006-01-20 | 芯片封装结构及其打线接合制程 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101005057A true CN101005057A (zh) | 2007-07-25 |
Family
ID=38704082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006100084106A Pending CN101005057A (zh) | 2006-01-20 | 2006-01-20 | 芯片封装结构及其打线接合制程 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101005057A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101383335B (zh) * | 2007-09-04 | 2010-06-23 | 全懋精密科技股份有限公司 | 半导体封装基板及其制作方法 |
CN103367179A (zh) * | 2012-03-29 | 2013-10-23 | 南亚科技股份有限公司 | 打线方法 |
CN104934401A (zh) * | 2014-03-20 | 2015-09-23 | 三菱电机株式会社 | 电力用半导体装置 |
CN108010866A (zh) * | 2016-10-27 | 2018-05-08 | 矽品精密工业股份有限公司 | 安装设备及安装方法 |
-
2006
- 2006-01-20 CN CNA2006100084106A patent/CN101005057A/zh active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101383335B (zh) * | 2007-09-04 | 2010-06-23 | 全懋精密科技股份有限公司 | 半导体封装基板及其制作方法 |
CN103367179A (zh) * | 2012-03-29 | 2013-10-23 | 南亚科技股份有限公司 | 打线方法 |
CN103367179B (zh) * | 2012-03-29 | 2016-06-15 | 南亚科技股份有限公司 | 打线方法 |
CN104934401A (zh) * | 2014-03-20 | 2015-09-23 | 三菱电机株式会社 | 电力用半导体装置 |
CN108010866A (zh) * | 2016-10-27 | 2018-05-08 | 矽品精密工业股份有限公司 | 安装设备及安装方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6561411B2 (en) | Wire bonding process and wire bond structure | |
US9991229B2 (en) | Semiconductor device | |
US7067413B2 (en) | Wire bonding method, semiconductor chip, and semiconductor package | |
US20020024122A1 (en) | Lead frame having a side ring pad and semiconductor chip package including the same | |
CN101657748B (zh) | 光耦合器封装 | |
US20070007669A1 (en) | Wire-bonding method and semiconductor package using the same | |
US20080265385A1 (en) | Semiconductor package using copper wires and wire bonding method for the same | |
US20100320592A1 (en) | Semiconductor device and method for manufacturing the same | |
CN101005057A (zh) | 芯片封装结构及其打线接合制程 | |
CN203055899U (zh) | 一种带有铜柱的晶圆减薄的单芯片封装件 | |
US7256480B2 (en) | Lead frame package structure with high density of lead pins arrangement | |
KR100800475B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
CN101236940B (zh) | 重配置线路层的线路结构 | |
US20080224284A1 (en) | Chip package structure | |
US20070215993A1 (en) | Chip Package Structure | |
TWI245395B (en) | Multi-chip module package device | |
US10804238B2 (en) | Semiconductor device having an electrical connection between semiconductor chips established by wire bonding, and method for manufacturing the same | |
CN103050465A (zh) | 一种带有铜柱的晶圆减薄的单芯片封装件及其制作工艺 | |
US7492037B2 (en) | Package structure and lead frame using the same | |
CN102751203A (zh) | 半导体封装结构及其制作方法 | |
JP2005050948A (ja) | リードフレーム及びそれを用いた樹脂封止型半導体装置及びその製造方法 | |
CN100561695C (zh) | 芯片与承载器的接合方法 | |
US20080038872A1 (en) | Method of manufacturing semiconductor device | |
JP2001007238A (ja) | ウエハーレベルの集積回路装置のパッケージ方法 | |
CN101552215A (zh) | 覆晶封装结构及其封装制程 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |