CN100592307C - 合并来自多个源的集成电路设计的方法 - Google Patents

Abstract

本发明公开了一种方法，其中第一方提供第一集成电路的第一设计给具有第二集成电路的第二设计的第二方，其中第一设计应被集成在第二设计内。该方法提供保护第一方的第一设计的知识产权和第二方的第二设计的知识产权免受另一方侵犯并确保能够实现第一设计和第二设计的集成的机制。具体地，第一设计的物理布局和电特性的外围接口信息由第一方提供给第二方。第二设计的物理布局和电特性的外围接口信息又由第二方提供给第一方。第一方使来自第一设计的外围接口信息与第二方提供的外围接口信息匹配以验证合并第一设计与第二设计的兼容性。如果存在匹配，则掩模制造者被告知基于由第一方和第二方提供的第一设计和第二设计的合并设计产生一个或多个掩模。

Description

合并来自多个源的集成电路设计的方法

技术领域

本发明涉及合并集成电路的多个设计从而代表该多个设计的合并设计的方法，其中该多个设计来自多个源，并且来自每个源的设计的知识产权得到保护。

背景技术

集成电路设计和制作在本领域中是众所周知的。在设计集成电路时，设计者通常以软件产生集成电路的设计。软件形式的设计考虑到对最终形成的集成电路的电和工艺(掩模层)接口要求。此外，一旦设计完成，该设计可以被传递给掩模制造者，该掩模制造者将制造将被用于制作集成电路的一个或多个掩模。

由于集成电路的设计变得更加复杂，所以对于集成电路的设计者来说常常更容易且成本更低的是，仅仅设计集成电路的一部分并且从其他源“购买”或者以别的方式获得设计的其他部分的权利。这种理论类似于“为什么要重复发明轮子”的理论。因此，新颖的集成电路的设计者可以选择仅设计专有的而且新颖的第一部分，而许可或获得在行业中已经被广泛使用的第二部分的权利。对于第二部分的设计者来说，问题变为如何保护该第二部分内的知识产权，以便该设计可以被“许可”或者以别的方式被转让以获得报酬，而不必担心该设计随后将被“泄密”给公众。尽管第二部分的设计可能最终被结合到产品中，而且从理论角度来看可以对该第二部分进行“逆向工程”，但是一旦该第二部分为产品的形式，对该第二部分进行逆向工程的经济挑战就使逆向工程的任务变得远远不可能。当设计仍是软件形式时，存在于第二部分内的知识产权丢失或以别的方式被盗取的风险更大。

当然，对于集成电路的第一部分的设计而言，这个问题是相反的，因为设计者不希望公开第一部分(除了必需构造必要的掩模以制作集成电路管芯)。

在现有技术中已知的是，产生掩模布局，并且然后在由一方传送给另一方时阻挡掩模的部分以便与掩模面接。

发明内容

因此，在本发明中公开了一种用于合并来自第一源与第二源的集成电路的设计以促进集成电路的合并设计的制作的方法。第一集成电路的物理布局和电特性的外围接口信息从第一源提供给第二源。第二集成电路的物理布局和电特性的外围接口信息从第二源提供给第一源。使来自第一源的外围接口信息与来自第二源的外围接口信息匹配，以验证合并第一集成电路和第二集成电路的兼容性。在验证了匹配时，构造用于集成电路的一个或多个掩模，该集成电路具有代表第一集成电路和第二集成电路的设计的合并的设计，这种集成电路另外被称为嵌入式集成电路。

公开了一种合并来自第一源和第二源的集成电路的设计以促进集成电路的合并设计的制作的方法，所述方法包括：

从所述第一源提供第一集成电路的物理布局和电特性的第一外围接口信息给所述第二源，其中来自所述第一源的所述第一集成电路的所述第一外围接口信息的所述物理布局被包含在多边形形状的第一环中，所述第一环包含指示所述第一集成电路与第二集成电路之间的电连接的一个或多个第一标记；

从所述第二源提供所述第二集成电路的物理布局和电特性的第二外围接口信息给所述第一源，其中来自所述第二源的所述第二集成电路的所述第二外围接口信息的所述物理布局被包含在类似地成多边形形状的第二环中，该第二环外接所述第一环，所述第二环包含指示所述第二集成电路与所述第一集成电路之间的电连接的一个或多个第一标记；

使来自所述第一源的第一集成电路的物理布局和电特性的所述第一外围接口信息与所述第二源的第二集成电路的物理布局和电特性的所述第二外围接口信息匹配，以验证合并所述第一集成电路和所述第二集成电路的兼容性，其中所述第一和第二集成电路的电特性的匹配由通过所述第一标记所代表的电连接确定；以及

在验证了匹配时，产生用于集成电路的一个或多个掩模，该集成电路具有代表所述第一集成电路和所述第二集成电路的设计的合并的设计。

此外，公开了一种根据来自第一源的第一设计和来自第二源的第二设计合并集成电路的设计以促进该集成电路的合并设计的制作的方法，所述方法包括：

从所述第一源提供所述第一设计的物理布局和电特性的第一外围接口信息给所述第二源，其中来自所述第一源的所述第一设计的所述第一外围接口信息的物理布局被包含在多边形形状的第一环中，所述第一环包含指示所述第一设计和第二设计之间的电连接的一个或多个第一标记；

由所述第一源从所述第二源接收所述第二设计的物理布局和电特性的第二外围接口信息，其中来自所述第二源的所述第二设计的所述第二外围接口信息的物理布局被包含在类似地成多边形形状的第二环中，该第二环外接所述第一环，所述第二环包含指示所述第二设计和所述第一设计之间的电连接的一个或多个第一标记；

由所述第一源使来自所述第一源的物理布局和电特性的第一外围接口信息与所述第二源的物理布局和电特性的第二外围接口信息匹配，以验证合并所述第一设计和所述第二设计的兼容性，其中所述第一和第二设计的电特性的匹配由通过所述第一标记所代表的电连接确定；以及

在验证了匹配时由所述第一源通知掩模制造者产生一个或多个掩模。

优选地，所述多边形形状的第一环和第二环的每一个都成矩形形状。

优选地，所述第一和第二外围接口信息中的每一个都还包含指示要由此构造的掩模的极性的第二标记。

优选地，上述方法中的每一种方法都还包括由所述一个或多个掩模制作一个或多个集成电路管芯。

优选地，上述方法中的每一种方法都还包括将所制作的一个或多个集成电路管芯组装到封装集成电路装置内。

附图说明

图1为将集成电路的一个设计合并到集成电路的另一个设计中以形成嵌入式集成电路的合并设计的平面图。

图2为将集成电路的一个设计合并到集成电路的另一个设计中以形成嵌入式集成电路的合并设计的透视图。

图3为使来自一个设计者的外围接口信息与来自另一个设计者的外围接口信息匹配以验证两个设计的合并的兼容性的平面图。

图4为本发明方法的一个实施例的流程图。

图5为两个集成电路设计的设计者之间、到掩模部门、以及随后返回到集成电路设计的原始设计者以便验证的数据库信息流的图示。

具体实施方式

参考图1和2，分别示出了将例如来自Silicon StorageTechnology，Inc.of Sunnyvale，California的非易失性存储单元阵列的集成电路的一个设计10合并到例如微控制器的集成电路的另一个设计20中以形成具有用于存储程序代码和/或数据的嵌入式非易失性存储单元阵列的集成电路的合并设计的平面图和透视图。应注意的是，利用本发明方法，本发明适用于将任何类型的集成电路与执行任何类型的功能的另一种集成电路(包括但不限于存储器电路、逻辑电路、控制器电路、或者甚至模拟电路)合并以形成合并或嵌入式集成电路。

如前所述，设计10和20的各设计者都希望向另一设计者隐瞒其专有设计。然而问题在于，设计10和20中的每一个都必须以与另一个设计20或10兼容的方式被合并，视情况而定，使得合成设计可以作为单一的集成电路装置或者嵌入式集成电路或者嵌入式IC起作用。

本发明提供前述问题的解决方案。具体而言，在设计10或20期间，视情况而定，外围环12或22被添加到设计10或20中。在本发明的优选实施例中，尽管可以理解，只要当设计10和20被合并时，外围环之一、例如较大的环22严密地外接另一个环、例如较小的环12，环12和22中的每一个就都可以是任何形状、例如任何类型的多边形，但外围环12和22基本上成矩形形状。因此，视情况而定，外围环12或22包含关于设计10或20的布局信息。这种布局信息包括设计10(包括环12)或设计20(包括环22)的尺寸、位置、形状和定位。环12和22的宽度这样来选择，使得IP内的层将不会违反有关完成的芯片内的层的设计规则。

参考图3，更详细地示出了环12和22的范例。每个环12或22包含一个或多个第一标记、例如14(a-m)和24(a-m)，该标记基本上呈具有延伸穿过环12或22的宽度的条的形状，以指示设计10和20之间的电连接。由于第一标记14(a-m)和24(a-m)中的每一个可以位于不同的金属化或导电层上，所以第一标记14和24中的每一个都被构图成在视觉上相互不同。因此，例如，第一标记14a被构图成“砖块”图案，该图案不同于第一标记14b的图案。然而，第一标记14a的图案与也具有“砖块”图案的第一标记24a的图案相同，从而指示它们是相同的掩模层。因此，当存在第一标记14a和24a之间的匹配时，具有相同图案的连续的成矩形形状的条从环22的一侧延伸到环12的另一侧。此外，第一标记14(a-m)和24(a-m)中的每一个都具有与来自另一个设计的相应第一标记的宽度匹配的宽度。

每个环12或22还具有彼此对应的多个第二标记、例如16(a-p)和26(a-p)。这些第二标记沿着环12和22中的每一个环的外围被定位，并且这样被设置，使得它们相互毗邻和连接。在该优选实施例中，由于环成矩形形状，所以第二标记16(a-p)和26(a-p)沿成矩形形状的环12和22中的每一个环的所有四个边分布。在该优选实施例中，第二标记中的每一个的形状为半方形，尽管这不是唯一可能的形状。因此，当环12和22匹配时，如果存在设计10到设计20的合并的匹配，则各个第二标记16(a-p)和26(a-p)形成方形。第二标记16和26中的每一个与被用于制作设计10或20的集成电路的掩模层相关。由于每个掩模层的数据可以是正的或负的，所以第二标记16或26的透明度或颜色被用于指示掩模极性是正的还是负的。在该优选实施例中，如果掩模的数据为负极性，则第二标记16或26是透明的，而如果掩模的数据为正极性，则第二标记16或26是不透明的。在设计10与设计20合并时，在每层上掩模的数据的极性必须匹配。因此，如果存在设计10和设计20之间的掩模的极性的匹配，则第二标记16和26将形成具有所需透明度的完整方形、即完整的不透明的方形或完整的透明的方形。

第二标记16(e)和26(e)是一种特殊情形。如果一方、例如16(e)的层极性不同于另一方、例如26(e)的层极性，则第二标记16(e)被绘制成方形，而26(e)被绘制成U形多边形。因此，在掩模部门中，层之一被变换极性以匹配层定义(数字化数据的极性)，且在变换极性之后，这些层在被合并时将形成完整方形(或矩形)，例如16(a)/26(a)。

在本发明方法中，视情况而定，为设计10和20的设计者的每一方构造其集成电路设计及其相关环12或22。随后与另一方交换环12或22。每一方随后尝试使其设计及其相关环(12或22，视情况而定)与从另一方接收的环(22或12)匹配。在尝试匹配设计时，所述方审阅信息、例如环12和22之间的电连接(该电连接的定位和尺寸)的特性以及包括要使用的掩模的极性的合并设计的尺寸和定位。

如果不存在匹配，则每一方将通知另一方不匹配的原因并相应地调整其设计直至存在匹配。匹配包括：环12和22的尺寸和定位导致环12和22相互直接相邻且连续；如通过第一标记14和24所代表的电连接所确定的那样，设计10和20的电特性匹配；以及如通过第二标记16和26所确定的那样，掩模的数据的极性匹配。如果匹配，则每一方将把包括相关环12或22的设计传递给掩模部门。这些设计随后由掩模部门进行合并。

为了最终验证，掩模部门产生最终的合并设计数据，但是省略来自一方的供另一方审阅的IC设计。因此，为了最终验证，掩模部门将为设计20的设计者产生设计20以及环22和12的“作业视图(jobview)”。除了“作业视图”显示关于最后的掩模将看起来如何的的数据之外，“作业视图”类似于文档的打印预览。类似地，掩模部门将为设计10的设计者产生设计10以及环22和12的作业视图以供最终审阅。一旦双方都完成了其审阅并且都同意实现了恰当的合并，则掩模部门将产生合并设计数据的掩模。这些掩模随后被用于在合适的晶片上制作具有设计10和20(包括环12和22)的嵌入式集成电路装置，该晶片随后被分离成管芯。最后，这些管芯被封装和分配。

存在至少两种可能的可以实践本发明方法的方式。参考图4，示出了将来自第一源(例如Silicon Storage Technology Inc.ofSunnyvale，Ca.或SST)的设计10(例如非易失性存储器阵列)合并到由第二源使用代工方的设计库产生的设计(例如嵌入式控制器)中的流程图。第一方60产生其基于IP的环62，该IP包含设计10及其相关环12。环12被供应给代工厂，其中该代工厂的客户基于由第一方60供应的环12产生其环22。来自代工厂的客户的环22被返回给第一方60以验证存在与由第一方提供给代工厂的环12的匹配。该代工厂的客户和第一方60继续处理彼此的环，直至存在双方的匹配。第一方60将具有其环12的其IP组合到数据库70中。

OPC(光学近似校正)的GDS数据库随后被供应给代工厂，其中产生OPC并且随后GDS II OPC数据库被发送到掩模部门90。来自第一方60的设计10及其环12的GDS II非OPC数据库也被供应给掩模部门90。设计20及其相关环22的数据库也由代工厂的客户或代工厂供应给掩模部门90。设计10和20及其相关环12和22的数据库被掩模部门90合并。掩模部门90产生作业视图，该作业视图向第一方60显示设计10、环12以及环22，并且向代工厂的客户显示设计20、环22以及环12。一旦各方、即代工厂的客户以及第一方60核实存在匹配，掩模部门90就构造掩模。代工厂采用由掩模部门90产生的掩模来生产为设计10和20的合并的集成电路装置。

实践本发明方法的第二种方式是第一方、即设计10的设计者和第二方、即设计20的设计者直接相互交涉。借助这种方法，第一方60产生其基于IP的环62，该IP包含设计10及其相关环12。环12被供应给第二方，该第二方基于由第一方60供应的环12产生其环22。来自第二方的环22被返回到第一方60，以验证是否存在与由第一方提供给代工厂的环12的匹配。第二方和第一方60继续处理彼此的环直至存在双方的匹配。在GDS II数据库内产生每一方的设计10或20(视情况而定)以及其相关环12或22(视情况而定)。该数据库被供应给掩模部门90，该掩模部门合并这两个数据库。在合并之后，掩模部门90为第一方准备除了设计20之外的合并数据库的作业视图以及为第二方准备除了第一设计10之外的合并数据库的作业视图。然后双方检查返回的设计，并且如果存在匹配，则掩模部门90被授权制造用于合并设计数据的掩模。

存在本发明的许多优点。首先，每一方的知识产权或IP得到保护，同时各方交换接口信息而无需向另一方公开其IP，其中该接口信息允许各方使用和产生来自双方的集成电路装置的合并设计。第二，尽管最终在掩模中产生具有外围环12或22的性质的物理带，由此暗示本发明“浪费”芯片中的宝贵的“使用面积(real estate)”，但是外围环12和22用于使设计相互隔离。因此，了解到至少存在外围环12和22的宽度与设计20内的任何电连接器的间隔，设计10的设计者可以大胆地在设计10的边界内沿外围环12的边缘路由电信号或连接器，而不违反任何设计规则。第三，如由第二标记16和26所证明的掩模中数据的极性也用作用于指示注入区域的数据的极性，由此保证注入区域为预定区域且不具有相反极性。第四，许多设计者还期望保护其专有的OPC(光学近似校正)算法，该算法“校正”不同掩模层内的光损耗。利用本发明方法，设计者可以确定不仅其电路设计得到保护，而且专有的OPC算法也得到保护。第五，例如接地或Vdd的电连接的标志可以被应用于第二标记16和26，以便第二标记16和26的功能也被传送给其他设计者。最后，可以仅仅基于从外围环12和22供应的数据来进行布局对原理图(LVS)检查。

从前述内容可以看出，本发明方法存在许多优点，包括但不限于保护每个设计者的知识产权。

Claims (10)

1.一种合并来自第一源和第二源的集成电路的设计以促进集成电路的合并设计的制作的方法，所述方法包括：

从所述第一源提供第一集成电路的物理布局和电特性的第一外围接口信息给所述第二源，其中来自所述第一源的所述第一集成电路的所述第一外围接口信息的所述物理布局被包含在多边形形状的第一环中，所述第一环包含指示所述第一集成电路与第二集成电路之间的电连接的一个或多个第一标记；

从所述第二源提供所述第二集成电路的物理布局和电特性的第二外围接口信息给所述第一源，其中来自所述第二源的所述第二集成电路的所述第二外围接口信息的所述物理布局被包含在类似地成多边形形状的第二环中，该第二环外接所述第一环，所述第二环包含指示所述第二集成电路与所述第一集成电路之间的电连接的一个或多个第一标记；

使来自所述第一源的第一集成电路的物理布局和电特性的所述第一外围接口信息与所述第二源的第二集成电路的物理布局和电特性的所述第二外围接口信息匹配，以验证合并所述第一集成电路和所述第二集成电路的兼容性，其中所述第一和第二集成电路的电特性的匹配由通过所述第一标记所代表的电连接确定；以及

在验证了匹配时，产生用于集成电路的一个或多个掩模，该集成电路具有代表所述第一集成电路和所述第二集成电路的设计的合并的设计。

2.根据权利要求1所述的方法，其中所述多边形形状的第一环和第二环中的每一个都成矩形形状。

3.根据权利要求1所述的方法，其中所述第一和第二外围接口信息中的每一个都还包含指示要由此构造的掩模的极性的第二标记。

4.根据权利要求3所述的方法，还包括：

由所述一个或多个掩模制作一个或多个集成电路管芯。

5.根据权利要求4所述的方法，还包括：

将所制作的一个或多个集成电路管芯组装到封装集成电路装置内。

6.一种根据来自第一源的第一设计和来自第二源的第二设计合并集成电路的设计以促进该集成电路的合并设计的制作的方法，所述方法包括：

从所述第一源提供所述第一设计的物理布局和电特性的第一外围接口信息给所述第二源，其中来自所述第一源的所述第一设计的所述第一外围接口信息的物理布局被包含在多边形形状的第一环中，所述第一环包含指示所述第一设计和第二设计之间的电连接的一个或多个第一标记；

由所述第一源从所述第二源接收所述第二设计的物理布局和电特性的第二外围接口信息，其中来自所述第二源的所述第二设计的所述第二外围接口信息的物理布局被包含在类似地成多边形形状的第二环中，该第二环外接所述第一环，所述第二环包含指示所述第二设计和所述第一设计之间的电连接的一个或多个第一标记；

由所述第一源使来自所述第一源的物理布局和电特性的第一外围接口信息与所述第二源的物理布局和电特性的第二外围接口信息匹配，以验证合并所述第一设计和所述第二设计的兼容性，其中所述第一和第二设计的电特性的匹配由通过所述第一标记所代表的电连接确定；以及

在验证了匹配时由所述第一源通知掩模制造者产生一个或多个掩模。

7.根据权利要求6所述的方法，其中所述多边形形状的第一环和第二环中的每一个都成矩形形状。

8.根据权利要求7所述的方法，其中所述第一和第二外围接口信息中的每一个都还包含指示要由此构造的掩模的极性的第二标记。

9.根据权利要求8所述的方法，还包括：

由所述一个或多个掩模制作一个或多个集成电路管芯。

10.根据权利要求9所述的方法，还包括：

将所制作的一个或多个集成电路管芯组装到封装集成电路装置内。

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