CN100590843C - 无等离子损伤的不着陆介层窗制程 - Google Patents
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Abstract
一种具有不着陆介层窗的半导体元件及其制造方法，前述不着陆介层窗具有空隙介电层和富含硅氧化物(SRO)金属间介电(IMD)层。SRO层充当蚀刻停止层以防止不着陆介层窗完全穿过IMD层。另外，SRO具有比已知高密度等离子(HDP)氧化层更高的消光系数(k)，从而防止不着陆介层窗中的等离子蚀刻损伤和过多的空隙形成。
Description
技术领域
本发明是有关于一种半导体元件和制造方法，且特别是有关于一种半导体元件，其包含金属配线层(metal wiring layer)、在配线层上包含氧和硅的第一氧化层、用以改进可靠性(reliability)而不会对半导体造成等离子损伤(plasma damage)的金属间介电(inter-metal dielectric，IMD)层，和位于第一氧化层上的第二氧化层，且本发明还是一种有关前述半导体元件的制造方法。
背景技术
高密度集成电路(integrated circuits，IC)由形成于半导体基底中和形成于半导体基底上的元件(例如场效应晶体管(filed-effecttransistors，FETs)和双极性元件)构成，且包含多层内连结构，内连结构用于形成与各种元件的连接并形成各种元件之间的连接。另外，许多高密度集成电路包含紧密间隔的元件阵列，元件阵列由形成于基底和元件上的平行配线线路的一个或一个以上阵列进行存取，并连接到这些阵列。
为实现多个配线层之间的连接，垂直内联线(例如“介层窗”或“插塞”)形成于第一层配线线路的顶部与第二层配线线路的底部之间，并由金属间介电层而分离。图1到3中说明已知的不着陆介层窗(unlanded via)的形成。
图1表示半导体基底100，其上形成有图案化的第一层金属配线层110。为简洁起见，未描绘半导体基底100与图案化第一层金属配线层110之间的主动元件的元件区域。通常，如Ti/TiN阻障层(barrier layer)120的阻障层会形成在于图案化的第一层金属配线层110上。在第一层配线线路形成之后，提供金属间介电(IMD)层130，例如高密度等离子(high-density plasma，HDP)氧化层。这些金属间介电层包含在配线线路给定层的内金属图案之间的HDP氧化沉积期间形成的不良的空隙区域140。随后使用等离子增强化学气相沉积(plasma-enhanced chemicalvapor deposition，PECVD)制程以在IMD层130上沉积氧化层150。在对PECVD氧化层150进行化学机械研磨(chemical mechanical polishing，CMP)(以减少表形变化(topographical variation)160)之后，形成覆盖氧化层(capped oxide layer)200，如图2所示。
如图3所示，为修补化学机械研磨后所产生的缺陷，会先在覆盖氧化层200上形成一层修补层201，其通常为LPTEOS或者PECVD氧化层。接着，穿过IMD层130形成一个介层窗蚀刻开口300，以形成一介层窗，从而暴露第一层配线线路末端的一部分。然后，提供金属(未图标)以填充介层窗，且随后于介层窗内的金属插塞上形成配线线路(未图标)以完成连接。在已知的介层窗形成制程中，难以避免由过度蚀刻(overetching)介层窗槽所导致的对底层主动元件区域和/或基底区域的损伤。在HDP氧化沉积期间形成的空隙区域140的存在也使已知介层窗形成制程中的问题加剧。
这是因为通常将介层窗蚀刻制程设计为包含充足水平(sufficientlevel)的过度蚀刻，以确保在介层窗蚀刻制程中暴露第一层配线线路的表面。依靠光学或其它终点(endpoint)探测技术来确定介层窗蚀刻制程的终点通常是不切实际的。因此，可能难以用满意的可靠性来探测蚀刻终点。出于必要性，介层窗蚀刻常为固定时间的操作，其由设计而合并了预定水平的过度蚀刻，从而可能对底层的主动元件区域和/或基底区域引起损伤。空隙140的存在则提供一个蚀刻到配线层110水平以下并进入基底100中的不良快捷方式。而且，常在UV等离子中执行介层窗蚀刻，使底层氧化膜(例如栅极氧化膜)因UV等离子而退化。由图3中的区域310表示示范性的对基底的介层窗蚀刻损伤。
除了过度蚀刻损伤问题之外，当使配线线路具有接近于或处于在处理期间使用的特定平版印刷设备(lithography equipment)的分辨率极限(resolution limit)的宽度时，将很可能形成不着陆介层窗。不着陆介层窗为垂直内连结构，其延伸越过即将形成所需连接的金属配线线路或其它导体的边缘。因为形成的介层窗具有约等于其所接触的配线线路的宽度，所以不着陆介层窗在已知半导体IC制程中通常是不可避免的。介层窗的任何对准错误都可能引起介层窗的一部分位于超过配线线路的边缘处，且因此使介层窗不着陆。图3中的介层窗蚀刻开口300说明不着陆介层窗的样子。
在不着陆介层窗的情况下，如图3所示，介层窗的部分安置成部分离开金属配线线路，并向下延伸到金属配线线路的表面水平以下。此表面水平以下的金属配线线路的侧面随后在蚀刻期间暴露。这些暴露区域通常具有较高的高宽比(aspect ratio)，并可延伸入基底中，如图3中的区域310所示。另外，暴露区域缺少蚀刻停止(etch-stop)材料，且如果金属配线线路和基底在介层窗形成期间被过度蚀刻，则邻近金属配线线路的元件可能会出现故障。
因此，不着陆介层窗可在金属层之间引入弱连接(poor connection)。另外，不着陆介层窗可捕获杂质，并可在金属层之间形成寄生电阻(parasitic electrical resistance)。而且，弱介层窗接触可为次微米(submicron)元件中的重要故障模式。
因此，需要防止穿过金属间介电层的蚀刻和对底层元件的等离子蚀刻损伤，以改进具有不着陆的元件的可靠性。
本发明针对克服现有技术中的一个或一个以上问题。
发明内容
在以下描述中将陈述本发明的额外特征和优点，这些特征和优点从描述中可明显看出，或可由本发明的实践而了解。由书面描述和权利要求以及附图中特定指出的半导体元件结构和制造方法将可实现并获得本发明的特征和优点。
为实现这些和其它优点，且根据所实施和广泛描述的本发明的目的，提供一种半导体元件，其特征在于，包括：
一基底；
一图案化的金属配线层，提供于该基底上；
一第一氧化层，其厚度大于图案化的金属配线层的高度，位于该图案化金属配线层上和周围；
其中该第一氧化层包含氧和硅，其中硅原子对氧原子的比率超过1；以及
一第二氧化层，形成于该第一氧化层上。
其中该图案化金属配线层包含铜、铝和金其中至少一种，该金属配线层还包括一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
其中该第一氧化层为高密度等离子层。
其中该第一氧化层为金属间介电层。
其中该第一氧化层具有1.3到2.2的消光系数。
本发明提供一种半导体元件，其特征在于，包括：
一基底；
一图案化的金属配线层，提供于该基底上；
一第一氧化层，具有平坦的表面，其位于该图案化金属配线层上和周围；
其中该第一氧化层包含氧和硅，其中硅原子对氧原子的比率超过1；
一第二氧化层，形成于该第一氧化层上；
该第一氧化层和第二氧化层共同具有一个厚度；以及
一不着陆介层窗，其深度延伸到该第一氧化层和该第二氧化层中，该深度小于该厚度。
其中该图案化金属配线层包含铜、铝和金其中至少一种，该金属配线层还包括一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
其中该第一氧化层为高密度等离子层。
其中该第一氧化层为金属间介电层。
其中该第一氧化层具有1.3到2.2的消光系数。
其中该图案化金属配线层周围的该第一氧化层中至少具有一空隙介电区域，其尺寸由该第一氧化层的填充特征来决定。
本发明提供一种制造半导体元件的方法，其特征在于，包括：
提供一基底；
在该基底上形成一图案化的金属配线层；
在该图案化金属配线层上和周围形成一第一氧化层；
其中形成该第一氧化层包含结合氧和硅，其中硅原子对氧原子的比率超过1；
对该第一氧化层执行化学机械研磨；以及
形成一第二氧化层。
其中形成该图案化金属配线层包含沉积铜、铝和金其中至少一种，并沉积一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
其中形成该第一氧化层包含高密度等离子沉积。
其中形成该第一氧化层提供1.3到2.2的消光系数。
本发明提供一种制造半导体元件的方法，其特征在于，包括：
提供一基底；
在该基底上形成一图案化的金属配线层；
在该图案化金属配线层上和周围形成一第一氧化层；
其中形成该第一氧化层包含结合氧和硅，硅原子对氧原子的比率超过1；
对该第一氧化层执行化学机械研磨；
形成一第二氧化层，其中该第一氧化层和第二氧化层共同具有一个厚度；以及
形成一不着陆介层窗，其深度延伸到该第一氧化层和该第二氧化层中，该深度小于该厚度。
其中形成该图案化金属配线层包含沉积铜、铝和金其中至少一种，并沉积一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
其中形成该第一氧化层包含高密度等离子沉积。
其中形成该第一氧化层提供1.3到2.2的消光系数。
应了解，上述一般性描述和以下详细描述都是示范性和解释性的，并且是用于提供所主张的本发明的进一步解释。
附图说明
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下，其中：
图1到图3说明已知不着陆介层窗形成的方面。
图4到图6说明与本发明相一致的已改进不着陆介层窗形成的步骤。
具体实施方式
现将对本发明的实施例进行详细参考，在附图中说明本发明的实例。在任何可能之处，全部附图中将使用相同参考数字来表示相同或类似的部分。
与本发明相一致的实施例提供在半导体元件的不着陆介层窗中的富含硅氧化物(silicon-rich oxide，SRO)金属间介电(IMD)及其制造方法。SRO层充当蚀刻停止层以防止不着陆介层窗穿过IMD层，并因此克服与先前描述的已知不着陆介层窗相关的问题，且改进元件可靠性和制造产量(yield)。此外，用于本发明的SRO具有比已知HDP氧化层更高的消光系数(extinction coefficient，以“k”表示)，从而有效防止等离子蚀刻损伤和过多的空隙形成(void formation)。本发明例如适用于FLASH、DRAM和OTP(One Time Programmable)PROM技术。
为解决与以上论述的已知方法有关的和与本发明的一方面一致的问题，以下将请参照图4到图6来描述与本发明一致的半导体元件的制造方法。
图4表示半导体基底400，其上形成有图案化的第一层金属配线层410。为简洁起见，未描绘基底400与图案化第一层金属配线层410之间的主动元件区域。通常，如Ti/TiN阻障层420的阻障层形成于配线层410上。在第一层配线线路形成之后，提供金属间介电(IMD)层430。IMD层430较佳地为高密度等离子(HDP)富含硅氧化物(SRO)。
因此使用IMD层430将配线层410与邻近的配线层电学隔离，并将其用作低介电常数材料(例如“低k电介质”)以电学隔离金属电路。IMD层430可包含在配线层410内金属图案之间的HDP SRO沉积期间形成的偶然空隙区域(occasional air-gap region)440。
与本发明的一方面相一致的IMD层430是富含硅的，且可经形成为包括SRO，其中SRO中硅原子数目与氧原子数目的比率比SiO2中的比率高得多。因此，IMD层430含有大量悬浮硅键结(dangling silicon bonds)。与SiO2相比，SRO具有较高的光学消光系数。例如，以SRO形成的IMD层430对于小于400nm的波长可具有至少为0.5的光学消光系数。另外，以SRO形成的IMD层430可具有约1.3到约2.2的消光系数。
IMD层430可具有约300到1000nm的厚度，且可使用化学气相沉积(CVD)技术来形成，例如等离子增强CVD(PECVD)或高密度等离子化学气相沉积(HDPCVD)。SiH4与O2、SiH4与N2O、TEOS与O2，或TEOS与O3的源气体组合可用于CVD制程，且可控制气体的流动速率以获得所需要的硅/氧比率。
作为实例，可使用包含SiH4、O2和Ar的源气体由CVD来形成IMD层430使其具有700nm的厚度，其中SiH4、O2和Ar的流动速率分别为约50sccm(每分钟标准立方厘米(standard cubic centimeters perminute))、约100sccm和约50sccm，其中RF功率约为3000W。因此，SiH4流动速率(flow rate)与O2流动速率的比率近似为1/2。在这些条件下形成的氧化物具有在248nm波长处近似为0的消光系数。
请继续参照图4，随后可使用PECVD制程以在IMD层430上沉积氧化层450。对氧化层450执行化学机械研磨(CMP)以减少表形变化460并使IMD层430平坦化。在氧化层450的CMP之后，形成覆盖氧化层500，如图5所示。
请参照图6，随后由蚀刻介层窗蚀刻开口600而形成介层窗，其穿过覆盖氧化层500和IMD层430的一部分。较佳地，介层窗蚀刻开口600可与金属层410和障壁(barrier)420的宽度类似(例如为2000nm)，以提供用于垂直内连的适当着点(landing)。这道蚀刻暴露介层窗内第一层配线线路410和阻障层420的末端的一部分。较佳地，可使用70sccm的CH3F、45sccm的CF4和100sccm的Ar的混合物，由等离子蚀刻制程(例如干式蚀刻制程)来完成蚀刻。接着，提供金属(未图标)以填充介层窗，且随后在介层窗内的金属插塞上形成配线线路以完成连接。较佳地，此金属为铜(Cu)、铝(Al)或钨(W)，或其组合物，且可由已知制程来形成，例如CVD或镶嵌填充。
请继续参照图6，区域610说明在介层窗蚀刻开口600的蚀刻期间暴露的偶然空隙区域440的一部分。区域620说明介层窗蚀刻开口600的另一部分，以证明蚀刻制程并未过度蚀刻而穿过偶然空隙区域440且进入基底400中。因此SRO IMD层430充当蚀刻停止层，因为其对等离子蚀刻具有比对已知HDP氧化层更低的蚀刻速率。此较低的蚀刻速率考虑了介层窗蚀刻和不着陆中的容限，并使对底层主动元件区域、金属配线层或基底的损伤降至最低。SRO IMD层430的较低蚀刻速率是由于其较高硅含量而导致的。
因此，根据本发明，SRO IMD层充当蚀刻停止层以防止即使在存在含有空隙的区域的情况下不着陆介层窗仍完全穿过IMD层，并因此改进元件可靠性和制造产量。这部分是因为SRO IMD层具有比已知IMD层更低的蚀刻速率。此外，用于本发明的SRO具有比已知HDP氧化层更高的消光系数(k)，从而有效防止进一步的等离子后端蚀刻(backend etch)损伤和过多的空隙形成。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。
Claims (19)
1、一种半导体元件，其特征在于，包括：
一基底；
一图案化的金属配线层，提供于该基底上；
一第一氧化层，其厚度大于图案化的金属配线层的高度，位于该图案化金属配线层上和周围；
其中该第一氧化层包含氧和硅，其中硅原子对氧原子的比率超过1；以及
一第二氧化层，形成于该第一氧化层上。
2、如权利要求1所述的半导体元件，其特征在于，其中该图案化金属配线层包含铜、铝和金其中至少一种，该金属配线层还包括一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
3、如权利要求1所述的半导体元件，其特征在于，其中该第一氧化层为高密度等离子层。
4、如权利要求1所述的半导体元件，其特征在于，其中该第一氧化层为金属间介电层。
5、如权利要求1所述的半导体元件，其特征在于，其中该第一氧化层具有1.3到2.2的消光系数。
6、一种半导体元件，其特征在于，包括：
一基底；
一图案化的金属配线层，提供于该基底上；
一第一氧化层，具有平坦的表面，其位于该图案化金属配线层上和周围；
其中该第一氧化层包含氧和硅，其中硅原子对氧原子的比率超过1；
一第二氧化层，形成于该第一氧化层上；
该第一氧化层和第二氧化层共同具有一个厚度；以及
一不着陆介层窗，其深度延伸到该第一氧化层和该第二氧化层中，该深度小于该厚度。
7、如权利要求6所述的半导体元件，其特征在于，其中该图案化金属配线层包含铜、铝和金其中至少一种，该金属配线层还包括一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
8、如权利要求6所述的半导体元件，其特征在于，其中该第一氧化层为高密度等离子层。
9、如权利要求6所述的半导体元件，其特征在于，其中该第一氧化层为金属间介电层。
10、如权利要求6所述的半导体元件，其特征在于，其中该第一氧化层具有1.3到2.2的消光系数。
11、如权利要求6所述的半导体元件，其特征在于，其中该图案化金属配线层周围的该第一氧化层中至少具有一空隙介电区域，其尺寸由该第一氧化层的填充特征来决定。
12、一种制造半导体元件的方法，其特征在于，包括：
提供一基底；
在该基底上形成一图案化的金属配线层；
在该图案化金属配线层上和周围形成一第一氧化层；
其中形成该第一氧化层包含结合氧和硅，其中硅原子对氧原子的比率超过1；
对该第一氧化层执行化学机械研磨；以及
形成一第二氧化层。
13、如权利要求12所述的制造半导体元件的方法，其特征在于，其中形成该图案化金属配线层包含沉积铜、铝和金其中至少一种，并沉积一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
14、如权利要求12所述的制造半导体元件的方法，其特征在于，其中形成该第一氧化层包含高密度等离子沉积。
15、如权利要求12所述的制造半导体元件的方法，其特征在于，其中形成该第一氧化层提供1.3到2.2的消光系数。
16、一种制造半导体元件的方法，其特征在于，包括：
提供一基底；
在该基底上形成一图案化的金属配线层；
在该图案化金属配线层上和周围形成一第一氧化层；
其中形成该第一氧化层包含结合氧和硅，硅原子对氧原子的比率超过1；
对该第一氧化层执行化学机械研磨；
形成一第二氧化层，其中该第一氧化层和第二氧化层共同具有一个厚度；以及
形成一不着陆介层窗，其深度延伸到该第一氧化层和该第二氧化层中，该深度小于该厚度。
17、如权利要求16所述的制造半导体元件的方法，其特征在于，其中形成该图案化金属配线层包含沉积铜、铝和金其中至少一种，并沉积一阻挡金属层，该阻挡金属层包含钛和氮化钛其中至少一种。
18、如权利要求16所述的制造半导体元件的方法，其特征在于，其中形成该第一氧化层包含高密度等离子沉积。
19、如权利要求16所述的制造半导体元件的方法，其特征在于，其中形成该第一氧化层提供1.3到2.2的消光系数。
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