CN100570752C - 存储器测试的方法 - Google Patents

Abstract

本发明提供一种存储器测试的方法，用以测试有多个单元板及多个位线板的存储器，包括下列步骤：将存储器置于测试模式；套用测试样本至存储器；当写入‘1’到既定单元时，提供第一电压到单元板，第一电压高于一正供应电压的一半；当写入‘0’到既定单元时，提供第二电压到单元板，第二电压低于正供应电压的一半。第一及第二电压用以模拟存储器单元中较弱的电荷储存单元。当预期由既定单元中读取‘1’时，提供第三电压到位线板，第三电压高于正供应电压的一半；当预期由既定单元中读取‘0’时，提供第四电压到位线板，第四电压低于正供应电压的一半。第三及第四电压用以模拟存储器单元的电荷衰退。本发明大致不会对测试时间造成任何负担。

Description

存储器测试的方法

技术领域

本发明是有关于存储器装置的测试，特别是有关于一种用以产生比一般差(worse-than-normal)的存储器测试条件的测试方法。

背景技术

所有存储器芯片在进行封装以及传送到客户之前，会先通过一系列的功能性测试。假设有一颗错误的芯片被组装在一系统板上，其除错以及拆除将非常浪费成本。因此，在产品传送到客户前将所有错误的芯片先筛选出来，在制造存储器芯片的过程中是一个非常重要的步骤。此外，由于存储器芯片可能操作于比一般差(worse-than-normal)的条件以及非常嘈杂的场地环境中，因此其测试条件也应该能模拟场地环境以筛选出较差的芯片。

传统的DRAM测试包括一系列的写入与读取的操作，以使存储器芯片的每个位都可以被存取。举例来说，一个March样本可显示如下：

(w0)↑(r0，w1)↑(r1，w0)↓(r0)

其中w0表示‘写入0’，r0表示‘读取0’，且类似地，w1表示‘写入1’，r1表示‘读取1’。符号‘↑’表示将地址递增，而符号‘↓’表示将地址递减，参考Schanstra与A.J.Van De Goor所提出的“DRAM测试的工业评估”(Proc.Design，Automation andtest in Europe，1999，pp.623-630)中所载内容。

一组括号内的读取与写入操作是用于存储器单元的一个字节(one byte)或一个字(one word)，而整个存储器都将逐步进行这些操作。于此例中，一个字节有8位的单元，以及一个字有16位的单元。一些存储器芯片将具有与8位或16位不同的频宽。接着，“(r0，w1)↑”表示第一次读取一个字节或一个字，此时应该读到‘0’，如果读到不是‘0’的话，表示在此字节或此字中至少有一个错误位，接着再写入‘1’到此位或此字中。

这里还有具有不同写入与读取的组合的其他测试样本，可以产生各类的干扰(disturbance)，以侦测在一DRAM芯片中的错误位。然而，通常这些测试只会操作在一般的干扰环境下。一个比一般差的测试条件可能包括以下几个条件中一个或多个：(1)较低的供应电压以及较高的温度，(2)由于储存的电荷衰退，使单元数据变弱，(3)在最差条件下存取邻近单元时的应力(stress)。举例来说，假设一个单元中储存了衰退的电荷，而其周围由具有最新写入的相反电荷极性的单元所围绕时，读取此单元可能产生高机率的噪声耦合效应。大多数的测试样本不会创造这样的环境以及应力，但是这样的条件却是有效的且可能发生在实际的存储器产品中。

一种用降低供应电压(Vdd)以弱化一单元的传统方式是利用直接地切换(toggle)Vdd。然而，Vdd具有高电容负载，而且在产品的测试机台上，切换Vdd通常需要几个毫秒的时间，使得在每个读取以及写入周期中切换Vdd的方法不可行。

一种DRAM单元弱化方法是为插入延迟时间，使得DRAM单元中储存的电荷额外的衰退，因此变弱。然而，这样的方法也会增加测试时间，因此也不可行。

因此，需要一种测试方法能在不增加测试时间的条件下，安排最大量的比一般差测试条件。

发明内容

有鉴于此，本发明提供一种测试存储器的方法，用以测试一存储器，例如一DRAM，其具有多个电荷储存单元，所述多个电荷储存单元耦接至多个位线、一或多个单元板(cell plate)以及一或多个位线板，其中所述单元板用以偏压所述电荷储存单元，所述位线板用以偏压所述位线。此存储器测试的方法包括下列步骤：将此存储器置于一测试模式；套用一测试样本至存储器；接着，当写入一个‘1’到一既定单元时，提供一个第一电压到该单元板，其中第一电压是高于一正供应电压的一半；以及当写入一个‘0’到该既定单元时，提供一个第二电压到该单元板，其中第二电压是低于正供应电压的一半。其中第一电压以及第二电压是用以模拟存储器单元里的弱电荷储存。类似地，当预期由该既定单元中读取一个‘1’时，提供一第三电压到位线板，其中第三电压是高于正供应电压的一半；以及当预期由该既定单元中读取一个‘0’时，提供一第四电压到该位线板，其中第四电压是低于正供应电压的一半。其中，第三电压以及第四电压是用以模拟存储器单元的电荷衰退。

本发明所述的存储器测试的方法，其中该套用该测试样本的步骤更包括：套用一March测试样本。

本发明所述的存储器测试的方法，其中该提供该第一电压或该第二电压的步骤更包括：当每一所述电荷储存单元都写入‘1’或都写入‘0’时，在一完整的周期中提供一特定电压电平给该单元板。

本发明所述的存储器测试的方法，更包括下列步骤：当预期由该既定单元中读取一个‘1’时，提供一第三电压到该位线板，其中该第三电压是高于该正供应电压的一半；以及当预期由该既定单元中读取一个‘0’时，提供一第四电压到该位线板，其中该第四电压是低于该正供应电压的一半；其中该第三电压以及该第四电压是用以模拟存储器单元的电荷衰退。

本发明所述的存储器测试的方法，其中该提供该第三电压或该第四电压的步骤更包括：当预期由每一所述电荷储存单元中读取到‘1’或读取到‘0’时，在一完整的周期中提供一特定电压电平给该位线板。

本发明所述的存储器测试的方法，其中该存储器是为一动态随机存取存储器(DRAM)。

本发明另提供一种存储器测试的方法，用以测试一存储器，该存储器具有多个电荷储存单元，所述多个电荷储存单元耦接至多个位线、一或多个单元板(cell plate)以及一或多个位线板，其中所述单元板用以偏压所述电荷储存单元，所述位线板用以偏压所述位线，该存储器测试的方法包括下列步骤：将该存储器置于一测试模式；套用一测试样本至该存储器；当预期由一既定单元中读取一个‘1’时，提供一第一电压到该位线板，其中该第一电压是高于一正供应电压的一半；以及当预期由该既定单元中读取一个‘0’时，提供一第二电压到该位线板，其中该第二电压是低于该正供应电压的一半；其中该第一电压以及该第二电压是用以模拟存储器单元的电荷衰退。

本发明所述的存储器测试的方法，更包括下列步骤：当写入一个‘1’到该既定单元时，提供一第三电压到该单元板，其中该第三电压是高于该正供应电压的一半；以及当写入一个‘0’到该既定单元时，提供一第四电压到该单元板，其中该第四电压是低于该正供应电压的一半；其中该第三电压以及该第四电压是用以模拟存储器单元里的弱电荷储存；该套用该测试样本的步骤更包括：套用一March测试样本。

本发明还提供一种存储器测试的方法，用以测试一存储器，该存储器具有多个电荷储存单元耦接至多个位线、一或多个单元板(cell plate)以及一或多个位线板，其中所述单元板用以偏压所述电荷储存单元，所述位线板用以偏压所述位线，该存储器测试的方法包括下列步骤：将该存储器置于一测试模式；套用一测试样本至该存储器；当写入一个‘1’到一既定单元时，提供一个第一电压到该单元板，其中该第一电压是高于一正供应电压的一半；当写入一个‘0’到该既定单元时，提供一个第二电压到该单元板，其中该第二电压是低于该正供应电压的一半；当预期由该既定单元中读取一个‘1’时，提供一第三电压到该位线板，其中该第三电压是高于该正供应电压的一半；以及当预期由该既定单元中读取一个‘0’时，提供一第四电压到该位线板，其中该第四电压是低于该正供应电压的一半；其中该第一电压以及该第二电压是用以模拟存储器单元里的弱电荷储存，该第三电压以及该第四电压是用以模拟存储器单元的电荷衰退。

本发明所提供的存储器测试的方法，大致上并不会对测试时间造成任何的负担。

附图说明

图1为一DRAM核心的一部分，是显示一组的位线其包含一感应放大器、一位线等化器以及一示范的储存单元。

图2为一DRAM核心阵列的一部分是显示具有与其它相邻单元相反极性的一个单元。

具体实施方式

为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

本发明利用动态随机存取存储器(DRAM)的一些独特结构，以在不增加测试时间的条件下模拟电荷衰退。因此，以下说明仅着重于DRAM的测试。然而，本发明也可用于测试具有类似特性的其他存储器装置。

图1为一DRAM核心的一部分，其中显示一组的位线110以及115，其包含一感应放大器120、一位线等化器130以及一储存单元(cell)140。储存单元140包括一个存取晶体管142耦接至一个字线(word-line)160以及一储存电容器144。当字线160打开存取晶体管142时，储存在储存电容器144的电荷开始移动到位线110上，使得位线110以及115产生一差动电压(differential voltage)，其将接着被感应放大器120所放大。

请参考图1，Vb1是为一位线板电压，一般设为一个正供应电压(Vdd)的一半。Vcp是为一单元板电压，一般设为一个正供应电压(Vdd)的一半，即0.5×Vdd。一个读取的操作可总括为以下几个步骤：

(1)将一个节点Eq的电位切换到一互补的低电压供应(Vss)来关闭位线等化器130，使得位线等化器130里的三个晶体管全都被关闭。

(2)打开字线160，使得储存在储存电容器144上的电荷可以重新分配到位线110。

(3)将Vsn拉到Vss以及将Vsp拉到Vdd，以打开感应放大器120。一个由位线110以及115共享的小电压将被放大并且重新回存到于位线110以及115上的最大摆幅。

Vcp用来决定可被储存在一个单元的电荷量。假设Vcp高于一半的Vdd时，将有较多的电荷给数据‘0’以及较少的电荷给数据‘1’。相反地，假设Vcp低于一半的Vdd时，将有较多的电荷给数据‘1’以及较少的电荷给数据‘0’。因此，为了在一个比一般差条件下测试DRAM单元，当写入一个‘1’时，可以强迫Vcp必须高于一半的Vdd，而写入一个‘0’时，可以强迫Vcp必须低于一半的Vdd。类似地，Vb1用以决定位线以及互补位线上产生的差动电压量。

假设Vb1高于一半的Vdd时，位线差动电压不利于读取‘1’。类似地，假设Vb1低于一半的Vdd时，位线差动电压不利于读取‘0’。

请再参考图1，假设储存电容器144以及位线110的电容值分别为Cs以及Cb，且Vn是为一单元写入电压，其中当写入一个“1”时，Vn等于Vdd，而当写入一个“0”时，Vn等于Vss。当字线160打开存取晶体管之后，在电荷共享于储存电容器144以及位线110之后，达到一个最终电压Vo。于是，可以得到以下几个公式：

Vo×Cb+(Vo-Vcp)×Cs＝Vb1×Cb+(Vn-Vcp)×Cs(公式1)

或

$\mathrm{Vo}=\frac{(\mathrm{Cb}\×\mathrm{Vb}1+\mathrm{Cs}\×\mathrm{Vn})}{\mathrm{Cb}+\mathrm{Cs}}$ (公式2)

因此，在电荷共享之后的压差为：

$\mathrm{\ΔV}=\mathrm{Vo}-\mathrm{Vb}1=\frac{(\mathrm{Vn}-\mathrm{Vb}1)\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}}$ (公式3)

或

$\mathrm{\ΔV}=\frac{(\mathrm{Vdd}-\mathrm{Vb}1)\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}},$ 当Vn＝Vdd且读取”1”时    (公式4)

$\mathrm{\ΔV}=\frac{(\mathrm{Vss}-\mathrm{Vb}1)\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}},$ 当Vn＝Vss且读取”0”时    (公式5)

请参考公式(4)以及公式(5)，在一个理想条件下，Vb1被设为0.5×(Vdd-Vss)，或简化为0.5×Vdd，而一般Vss被设为0伏，所以读取“1”以及读取“0”时有相等的用以感应的差动电压。然而，假设Vb1被拉高到0.6×Vdd时，当读取“1”时，公式(4)变成

$\mathrm{\ΔV}=\frac{0.4\×\mathrm{Vdd}\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}},$

当读取“0”时，公式(5)变成

$\mathrm{\ΔV}=\frac{0.6\×\mathrm{Vdd}\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}}.$

换言之，当Vb1被拉高时，读取“1”时具有比读取“0”时较小的差异。

相反地，当Vb1被降低到0.4×Vdd时，当读取“1”时，公式(4)变成

$\mathrm{\ΔV}=\frac{0.6\×\mathrm{Vdd}\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}},$

当读取“0”时，公式(5)变成

$\mathrm{\ΔV}=\frac{0.4\×\mathrm{Vdd}\×\mathrm{Cs}}{\mathrm{Cb}+\mathrm{Cs}}.$

因此，降低Vb1将使读取“0”时具有比读取“1”时较小的差异。

基于上述分析，为了在比一般差条件下测试DRAM单元，当读取“1”时，Vb1应该被拉高，而当读取“0”时，Vb1应该被降低。

基本上，通过Vcp或Vb1的切换，可在不增加延迟时间下，分别成功地模拟读取时或写入时的单元电荷衰退。在大多数的DRAM设计中，探测接垫提供通过一个测试装置控制一个测试模式中的Vcp或Vb1。由于单元板以及位线板具有远小于Vdd的电容负载，切换Vcp以及Vb1的方式是非常适合的。

图1只显示了一个字线以及一组位线，而一个完整的DRAM阵列可能具有至少512列。假设512单元都被存取时，由于存储器单元里的位线间的互耦可能变成非常严重，任一个感应放大器(最多256个)在任何特定时间的任何一点都可能会被打开，因此造成一个高等级的噪声。此高等级的噪声可能干扰较差的单元。

图2为一DRAM核心阵列200的一部分，显示有一个单元210，其周围被具有相反电荷极性的相邻单元所围绕的情形，并且此为单元干扰的最差情况。基于这个概念，产生一个March测试样本如下：

(w0)↑(r0，w1)↓(r1，w0，r0，w1)↑(r1，w0)↓(r0，w1，r1，w0)↑(r0)↓

其中‘w0’与‘w1’分别表示写入‘0’与写入‘1’到一个单元中，‘r0’与‘r1’则分别表示从一个单元中读取‘0’与读取‘1’。符号‘↑’表示将地址递增，而符号‘↓’表示将地址递减。第一个括号里的操作写入背景‘0’。第二个括号里的操作读取‘0’，接着再写入‘1’到所有单元中，使得所有单元最后都变成‘1’。第三个操作读取‘1’、写入‘0’并读取‘0’在背景‘1’中。第三个括号里的最后操作重存‘1’，使得同样的干扰条件可以用于后面的单元。请参考A.J.Van De Goor与G.N.Gayadadjiev的“March：A Momory Test for Realistic Linked Faults”(Proc.IEEE VLSI Test symposium，pp.272-280，1996)中所载内容。

当切换March测试样本中的Vcp以及Vb1时，在一个完整的芯片读/写过程中，Vcp或Vb1可只被切换一次。此切换将分别影响读与写的范围，因此如此的测试方法大致上并不会对测试时间造成任何的负担。

结合了上述切换March测试样本中的Vcp以及Vb1提供了最差条件下的DRAM测试方法。切换Vcp以及Vb1可被用在任何其他测试样本，以模拟一个有单元电荷衰退的测试条件。

上述说明提供多种不同实施例或应用本发明的不同特性的实施例。实例中的特定元件以及制程是用以帮助阐释本发明的主要精神及目的，当然本发明不限于此。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

110、115：位线

120：感应放大器

130：位线等化器

140：储存单元

142：存取晶体管

144：储存电容器

160：字线

Vdd：正供应电压

EQ：节点

Vss：互补供应电压

Claims (8)

1.一种存储器测试的方法，其特征在于，用以测试一存储器，该存储器具有多个电荷储存单元，所述多个电荷储存单元耦接至多个位线、一或多个单元板以及一或多个位线板，其中所述单元板用以偏压所述电荷储存单元，所述位线板用以偏压所述位线，该存储器测试的方法包括下列步骤：

将该存储器置于一测试模式；

套用一测试样本至该存储器；

当写入一个‘1’到一既定单元时，提供一个第一电压到该单元板，其中该第一电压是高于一正供应电压的一半；以及

当写入一个‘0’到该既定单元时，提供一个第二电压到该单元板，其中该第二电压是低于该正供应电压的一半；

其中该第一电压以及该第二电压是用以模拟存储器单元里的弱电荷储存。

2.根据权利要求1所述的存储器测试的方法，其特征在于，该套用该测试样本的步骤更包括：

套用一March测试样本。

3.根据权利要求1所述的存储器测试的方法，其特征在于，该提供该第一电压或该第二电压的步骤更包括：

当每一所述电荷储存单元都写入‘1’或都写入‘0’时，在一完整的周期中提供一特定电压电平给该单元板。

4.根据权利要求1所述的存储器测试的方法，其特征在于，更包括下列步骤：

当预期由该既定单元中读取一个‘1’时，提供一第三电压到该位线板，其中该第三电压是高于该正供应电压的一半；以及

当预期由该既定单元中读取一个‘0’时，提供一第四电压到该位线板，其中该第四电压是低于该正供应电压的一半；

其中该第三电压以及该第四电压是用以模拟存储器单元的电荷衰退。

5.根据权利要求4所述的存储器测试的方法，其特征在于，该提供该第三电压或该第四电压的步骤更包括：

当预期由每一所述电荷储存单元中读取到‘1’或读取到‘0’时，在一完整的周期中提供一特定电压电平给该位线板。

6.根据权利要求1所述的存储器测试的方法，其特征在于，该存储器是为一动态随机存取存储器。

7.一种存储器测试的方法，其特征在于，用以测试一存储器，该存储器具有多个电荷储存单元，所述多个电荷储存单元耦接至多个位线、一或多个单元板以及一或多个位线板，其中所述单元板用以偏压所述电荷储存单元，所述位线板用以偏压所述位线，该存储器测试的方法包括下列步骤：

将该存储器置于一测试模式；

套用一测试样本至该存储器；

当预期由一既定单元中读取一个‘1’时，提供一第一电压到该位线板，其中该第一电压是高于一正供应电压的一半；以及

当预期由该既定单元中读取一个‘0’时，提供一第二电压到该位线板，其中该第二电压是低于该正供应电压的一半；

其中该第一电压以及该第二电压是用以模拟存储器单元的电荷衰退。

8.根据权利要求7所述的存储器测试的方法，其特征在于，更包括下列步骤：

当写入一个‘1’到该既定单元时，提供一第三电压到该单元板，其中该第三电压是高于该正供应电压的一半；以及

当写入一个‘0’到该既定单元时，提供一第四电压到该单元板，其中该第四电压是低于该正供应电压的一半；

其中该第三电压以及该第四电压是用以模拟存储器单元里的弱电荷储存；该套用该测试样本的步骤更包括：套用一March测试样本。

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