CN100555875C - Σ-δ转换器及其用途 - Google Patents

Abstract

本发明提出一种适合于高时钟频率和快速信号处理的∑-Δ转换器。为此，该∑-Δ转换器具有用于提供数据字的信号输入端。时钟信号输入端被设计用于提供时钟信号。该∑-Δ转换器包括第一定时操作累加器级，该第一定时操作累加器级的输入侧连接到信号输入端上。与第一累加器级串联连接的至少一个第二定时操作累加器级的输入侧耦合到第一累加器级的累加器输出端上。该∑-Δ转换器被设计用于根据每个时钟信号仅在第一和至少一个第二累加器级中的一个累加器级中对数据字进行处理并且在这一个累加器级的累加器输出端上输出所处理的数据字。因此，在信号处理期间对时间要求严格的响应仅仅限于当前对数据字进行处理的累加器级。

Description

Σ－Δ转换器及其用途

技术领域

本发明涉及一种尤其是用于射频应用的∑-Δ转换器。本发明还涉及该∑-Δ转换器的用途。

背景技术

通常还称作∑-Δ调制器或∑Δ调制器的∑-Δ转换器被用于尤其是模数转换领域中的许多应用。另一个用途是驱动锁相环中的可调分频器电路。在图9中示出了用于驱动的∑-Δ调制器在锁相环中的使用。

所示的锁相环包含相位检测器PD和连接到该相位检测器PD上的电荷泵CP以及压控振荡器VCO。锁相环中的返回路径包含可调分频器：N，该可调分频器具有与∑-Δ调制器∑Δ相连接的控制输入端。∑-Δ调制器∑Δ获得所提供的具有高的位长的数字数据字F、例如具有n＝24位的长度n的数据字F，并且产生具有更加低的分辨率、例如具有位长n′＝3的数据字的时变表示。

因此，可调分频器能够在各种分频器值N之间来回切换，中间分频器值表示与字F相对应的值，所述字F被提供给该调制器并且所述字F是分数(broken fraction)。因此，∑-Δ转换器还可被理解为内插器，该内插器提供具有低的位分辨率的数字输出信号，所述输出信号表示具有高的位分辨率的输入信号。

为了降低量化噪声并且提高分辨率，现代的∑-Δ调制器具有显著的噪声整形响应。图8示出一种具有低量化噪声的∑-Δ调制器，该∑-Δ调制器是通过使多个串联连接的独立的调制器级级联而实现的。

这类级联的∑-Δ调制器还称作MASH调制器(代表多级噪声整形调制器)。图8中所示的三阶MASH调制器包含三个串联连接的独立的调制器级S1-S3。在这种情况下，每个调制器级具有一个累加器A1，该累加器的和数输出s经由触发器F1被反馈到相应累加器A1的输入端B。另外，各个调制器级S1-S3中的每个累加器具有连接到下一级中的累加器A1的输入端a上的输出侧。

三个串联连接的级中的各个累加器A1根据提供给其输入端a和b的数据字产生和数并且在其输出端s上输出这个和数。各个累加器具有2^b位的处理宽度，即所提供的数据字的位长为b。如果和数溢出，则在溢出输出端c上产生溢出信号。

将溢出信号提供给包含加法器E1和E2的返回路径。这两个加法器E1和E2在它们的输出端上输出3位输出信号Y(k)。这可以覆盖值域-3，...，+4。

还可以在数学上通过各个输出元件的和数来描述三阶∑-Δ调制器的输出信号Y(k)。因此：

Y(k)＝Y₁(k)+Y₂(k)*(l-k^-1)+Y₃(k)*(l-k^-1)²

Y(k)＝F(k)+E₃(k)*(l-k^-1)³

这里，Y₁(k)、Y₂(k)、Y₃(k)表示第一、第二和第三累加器级的输出信号，而E₃(k)表示∑-Δ调制器的第三调制器级S3中的量化误差。

然而，∑-Δ调制器对于非常快速的转换或高处理速度来说仅具有有限的适用性。其原因尤其是图9中所示的已知拓扑导致总延迟时间τ_tot，所述总延迟时间是由各个累加器的延迟时间之和加上加法器E1和E2的延迟时间之和构成的。各个元件的延迟又是所使用的制造技术的结果。因而，原则上，最大信号处理速度受限于所示的调制器的总延迟时间。

发明内容

基于所提出的原理，∑-Δ转换器的实施例包括用于提供数据字的信号输入端以及用于提供时钟信号的时钟信号输入端。∑-Δ转换器具有第一定时操作累加器级，该第一定时操作累加器级的输入侧与信号输入端相连接。对于第一累加器级而言，存在至少一个串联连接的第二定时操作累加器级。该第二定时操作累加器级的输入侧耦合到第一累加器级的累加器输出端上。第一和第二累加器级被设计用来累加施加到输入侧的数据字并且在输出端上输出所述数据字。最后，∑-Δ转换器被设计用于根据每个时钟信号仅在第一和至少一个第二累加器级中的一个累加器级中对该数据字进行处理，并且在这一个累加器级的累加器输出端上输出所处理的数据字。

这个实施例大大地减轻时间延迟的问题，因为在信号处理期间数据字不会传播经过∑-Δ转换器的所有累加器级，而是根据每个时钟信号经过仅仅一个累加器级。这有利地使总时间延迟降低为一个累加器级的延迟。因此，能够更加快速地执行本发明的∑-Δ转换器中的信号处理，并且因此实现更高的处理速度。

附图说明

以下参考附图利用多个示范性实施例更详细地说明本发明。具有相同功能或作用的元件具有相同的附图标记。

在附图中：

图1示出本发明的第一示范性实施例，

图2示出本发明的第二示范性实施例，

图3示出根据本发明的第一示范性实施例的三阶∑-Δ转换器，

图4示出根据本发明的第二示范性实施例的应用实例，

图5示出根据本发明的∑-Δ转换器的输出电路的一般形式，

图6示出根据本发明的∑-Δ转换器中的以及已知的∑-Δ调制器中的所提供的数据字的时序，

图7示出本发明的∑-Δ转换器在极性调制器中的使用，

图8示出已知的∑-Δ调制器，

图9示出具有∑-Δ调制器的锁相环。

具体实施方式

图1示出根据所提出的原理的∑-Δ转换器。此处所示出的转换器允许以几百MHz的处理速度将数字数据字F(k)转换为输出信号Y(k)。在这种情况下，可利用现代的制造方法、尤其是利用CMOS结构来实现该∑-Δ转换器。因而，可以容易地在作为集成电路的半导体本体中实现该∑-Δ转换器。它的高信号处理速度允许本发明的∑-Δ转换器被用作数字转换器以及用作内插器。

图1示出一个级联的∑-Δ转换器，该∑-Δ转换器包括m个串联连接的调制器级31、32、...、3m。每个独立的调制器级31、32、...、3m包含相应的触发器电路501、502、...、50m以及相应的累加器401、402、...、40m。

各个累加器401、402、...、40m分别包括第一输入端a、第二输入端b以及和数输出端s。累加器401、402、...、40m形成被施加到输入侧的数据字的和数并且在它们的和数输出端s上输出这个和数。为此，它们被设计用于处理位长为b的数据字。例如，如果所提供的数据字长度为10位，则累加器401、402、...、40m可存储2¹⁰＝1024个值。在当前的示范性实施例中，累加器的位宽是24位。因此可以提供值为0、...、16777216的数据字。

如果提供给输入端a和b的数据字的和数返回大于2^b、例如大于2²⁴的值，那么累加器401、402、...、40m产生溢出信号，这些累加器在其溢出输出端c上输出所述溢出信号。又将相应的溢出余数存储为和数并且又在和数输出端s上提供该相应的溢出余数。

各个累加器级31、32、...、3m中的每个累加器401、402、...、40m的输出侧连接到相关的触发器电路501、502、...、50m的数据输入端D上。触发器电路的数据输出端Q又连接到相应的累加器401、402、...、40m的第二输入端b上。

在本发明的一个实施例中，∑-Δ转换器被设计成在一个时钟周期期间仅仅激活一个累加器级，具体地说激活正在进行信号处理的相应累加器级。这又允许降低整个∑-Δ转换器的功率消耗。

在本发明的一个改进方案中，∑-Δ转换器包含控制电路，所述控制电路的输入侧连接到∑-Δ转换器的时钟信号输入端上。该控制电路被设计用于循环地驱动第一累加器级以及至少一个第二累加器级以便进行循环的信号处理并且将在该输入侧所提供的数据字连续地转发给下一个累加器级。在本发明的这个实施例中，控制电路根据每个时钟信号循环地对各个累加器级进行寻址。因此，仅仅一个累加器级是有效的并且执行信号处理。

为了驱动∑-Δ转换器中的各个累加器级31、32、...、3m，因此存在控制电路90。在这点上，每个累加器级的每个触发器电路501、502、...、50m的时钟输入端连接到逻辑“与”门91、92、...、9m的输出端上。逻辑门91、92、...、9m的第一输入端连接到用于提供时钟信号f_clk的时钟信号输入端22上。每个“与”门的第二输入端连接到控制电路90的输出端901上。控制电路的输入侧同样耦合到时钟信号输入端22上。

在这个示范性实施例中，控制电路90采用循环计数器的形式。根据在输入侧所提供的每个时钟信号f_clk，它产生输出侧时钟信号，如所示的那样，所述输出侧时钟信号被循环地提供给各个输出端901。该控制电路还经由逻辑“与”门91、92、...、9m循环地驱动各个累加器级。

具体地说，在操作期间，在信号输入端21上将数据字F(k)提供给第一累加器级31。第一累加器级31中的触发器电路501的时钟输入端上的时钟信号将这个数据字传送到输出端Q并且将它提供给累加器401的第二输入端。这在累加器的输出端s上的结果是被提供给第二级32中的累加器402的第一输入端的和数。

根据时钟信号输入端22上的下一个时钟信号f_clk，控制电路90此刻驱动第二累加器级32并且进一步对在输入侧所提供的数据字进行处理。在信号输出端23上提供在累加器中在溢出输出端c上所产生的溢出信号。

在本发明的∑-Δ转换器工作的同时，输入端上的数据字F(k)在每个独立的时钟周期时通过独立的累加器级中的相应的累加器级传播。因此，使累加器级中的各个累加器之内的对时间要求严格的(time-citical)处理缩减到相应的有效累加器。因为每个时钟周期仅有一个累加器级是有效的，所以这个实施例又有降低整个∑-Δ转换器的功率消耗的优点。

在本发明的一个实施例中，第一累加器级以及至少一个第二定时操作累加器级分别包括触发器电路和累加器。累加器具有第一输入端、第二输入端、溢出输出端以及和数输出端。该和数输出端经由累加器级的相应的一个触发器电路而连接到累加器的第二输入端上。相应的一个触发器电路的时钟输入端耦合到∑-Δ转换器的时钟信号输入端上以便驱动所述触发器电路。

在一个实施例中，第一定时操作累加器级的和数输出端连接到至少一个第二累加器级的第一输入端上。第一以及第二定时操作累加器级的相应的一个触发器电路的时钟信号输入端分别连接到控制单元上。该改进循环地驱动第一以及至少一个第二累加器级中的各个触发器电路。

在替代实施例中，第一定时操作累加器级中的触发器电路的数据输出端连接到至少一个第二定时操作累加器级的第一输入端上。这意味着在这种情况下也在操作期间在每个时钟周期时将该数据字转发到下一个累加器级。因此，在每个时钟周期时仅仅在∑-Δ转换器的一个累加器级中对施加到输入端上的数据字进行处理。

施加在输入侧的数据字F(k)的时移处理使另外的输出级更为有利，所述输出级对该时间相关处理进行校正。

在不同时间对在输入侧所提供的数据字进行处理的事实意味着因此以适当的方式对来自各个调制器级的输出信号进行进一步处理以便对定时偏差进行校正是有意义的。在本发明的一个改进方案中，因此提供了输出级，该输出级的输入侧耦合到第一累加器级上且耦合到至少一个第二累加器级上。它的输出侧将它耦合到用于输出调制字的信号输出端上。该输出级被设计成用于对来自各个累加器级的输出信号的定时偏差进行校正的形式。

在另一个实施例中，输出级包括具有串联连接的延迟元件的多条延迟线。延迟线的数目对应于累加器级的数目，而延迟线内串联连接的延迟元件的数目同样对应于累加器级的数目。因此，输出级包含方矩阵，所述方矩阵包含各个串联连接的延迟元件，其中矩阵中的元件的数目对应于根据∑-Δ转换器的阶数的平方所获得的值。在本发明的一个改进方案中，延迟线中的各个延迟元件具有位于它们之间的分接头，这些分接头构成∑-Δ转换器的调制输出端。

这个实施例有利地提供温度计代码(thermometer code)作为∑-Δ转换器的输出信号。各个延迟元件之间的分接头就它们的分接头的数目而言对应于根据同阶∑-Δ调制器的信号理论所获得的各个系数。

具体地说，分接头位于延迟线的末端，该延迟线连接到第一调制器级的输出端上。此外，连接到第二累加器级的输出端上的延迟线包含两个分接头，其中之一在该延迟线的末端作为反向分接头而产生。第二个分接头被设置在这条延迟线中的最后一个延迟元件与倒数第二个延迟元件之间。

图5示出包含多个延迟元件的矩阵形式的这种输出级。此外，此处所示的实施例有下列优点，即分接头的适当互连和适当选择允许省略已知的∑-Δ调制器的返回路径。另外，这允许实现进一步的速度优点。图5中所示的输出级80包含一个m×m矩阵，所述矩阵包括串联连接的D型触发器电路。

为此，具体地，相应的第一D型触发器电路的数据输入端连接到用于从各个调制器级31、32、...、3m提供溢出信号Y₁(k)、Y₂(k)、...Y_m(k)的相应输出端23上。数据输出端分别连接到随后的D型触发器的数据输入端上。此外，分接头892、893、...、89m被设置在一些触发器之间。在这种情况下这样选择输出电路80中的分接头，以致它们对应于已知的∑-Δ调制器中的返回路径的功能并且有利地表示由该调制器输出的输出信号的温度计代码。然而，这种装置仅包含本身被设计用于快速信号处理的延迟元件。以下将阐明分接头的设计与选择。

针对来自∑-Δ调制器中的第一累加器级31的输出信号Y₁(k)得到下式：

Y₁(k)＝F(k)+E₁(k)*(l-z^-1)

这里，F(k)是在第一累加器级中的累加器401的输入端上所提供的数据字，而E₁是相应的累加器级中的量化噪声。为误差信号的量化噪声E₁(k)作为进一步的输入信号被提供给相应的随后的累加器级。

因此，下式适用于累加器级32和33的输出信号Y₂(k)和Y₃(k)：

Y₂(k)＝-E₁(k)+E₂(k)*(l-z^-1)

Y₃(k)＝-E₂(k)+E₃(k)*(l-z^-1)

对于总和数信号Y(k)而言，对于级联的∑-Δ调制器得出：

Y(k)＝Y₁(k)+Y₂(k)*(l-z^-1)+Y₃(k)*(l-z^-1)²+…+Y_m(k)*(l-z^-1)^m-1

Y(k)＝F(k)+E_m(k)*(l-z^-1)^m

图5中所示的输出电路中的分接头892、893、...89m是根据Y(k)的上述多项式中的各个项Y₁(k)，Y₂(k)...，Y_m(k)的乘法系数获得的。

图3示出具有三阶∑-Δ转换器的输出电路的示范性实施例的应用实例。这可被用于阐明分接头的设计以及它们与各个分量Y₁、Y₂及Y₃的二项式系数的关系。在此处所示的示范性实施例中，来自输出分接头的信号被用于直接驱动晶体管矩阵。各个输出分接头中的信号的总体表示“温度计代码”，该温度计代码表示特定值的不同表示并且可容易地被转换为相应的二进制代码。将温度计代码提供给开关矩阵105a，该开关矩阵具有多个场效应晶体管。这些场效应晶体管具有它们的与分接头相耦合的控制连接端子。

各个累加器401、402以及403的溢出输出端c连接到数据输入端811、812以及813。对触发器电路811、812、813来说，触发器电路811、812、813的数据输出端Q连接到触发器821、822以及823的数据输入端D上。这些触发器的输出侧又连接到触发器831、...、833上。该触发器电路是延迟元件并且形成输出级80。它们表示包括3x3矩阵触发器电路的组合网络。此外，设置有分接头891、...、896。

对于来自级联的∑-Δ调制器的输出信号Y(k)而言，得到下式：

Y(k)＝Y₁(k)+Y₂(k)*(l-z^-1)+Y₃(k)(l-z^-1)²

Y(k)＝Y₁(k)*l+Y₂(k)*(l-z^-1)+Y₃(k)*(l-2z^-1+z^-2)

这个多项式Y(k)的各个项Y₁、Y₂以及Y₃的系数决定输出电路中和网络中的分接头。因此，在这个实施例中，为三阶调制器获得系数(+1，+1-1，+1-2+1)。这给出表示来自第一调制器级的输出信号Y₁(k)的系数+1的分接头893。第二项的系数+1是由分接头892形成的。第二项Y₂(k)的第二个系数-1是由最后一个触发器832的反向输出端Q给出的。因此，分接头891、896和895决定第三个被加数Y₃(k)的系数+1、-2和+1。如所示的，通过分接头896中所示的分支(split)获得系数-2中的另外的乘法系数。

因此，图5中所示的组合网络作为各个信号Y₁(k)-Y_m(k)的输出电路的使用允许提供适当的温度计代码而无需利用返回路径中的附加的加法器。在这种情况下，从项(l-z^-1)ⁿ的二项式系数获得要使用的分接头，其中n取从0到m的值。通常，下式适用于这些项：

${(1-z^{-1})}^n=\underset{l=0}{\overset{n}{\mathrm{\Σ}}}\left(\frac{n}{l}\right)1^{n-k}{z}^{-k},$

其中括号是二项式系数。因而，可以为任何所期望的阶数的∑-Δ转换器读出该二项式系数的值以及因此开关矩阵80中的分接头的位置和数目。因此，由于返回路径中的各个输出信号的求和而产生的时间延迟消失。基于本发明的∑-Δ转换器可以利用该组合网络以更加高的时钟频率f_clk工作。

图2示出具有下行组合网络和用于提供离散值输出信号Y(k)的译码器电路70的∑-Δ转换器的另一个本发明实施例。具有相同功能或作用的元件具有相同的附图标记。

在这个实施例中，∑-Δ转换器采用三阶调制器的形式。在不限制一般特性的情况下，当然可以设置或省略另外的独立的调制器级并且从而提高或降低本发明∑-Δ调制器的阶数。在这个实施例中，也规定在时钟信号f_clk的每个时钟周期时仅在一个累加器级中对在输入侧所提供的具有位长b的数据字F(k)进行处理。为了这个目的，每个累加器级31a、...、33a中的累加器401、402以及403的和数输出端s仅连接到触发器501、502以及503的数据输入端D上。

触发器501的数据输出端Q连接到累加器401的第二输入端b上。此外，触发器501的数据输出端Q也连接到第二累加器级32a中的累加器402的第一输入端a上。相应地，第二累加器级32a中的触发器502的数据输出端Q既连接到累加器402的第二输入端b上又连接到第三累加器级33a中的累加器403的第一输入端上。在操作期间，在时钟信号f_clk的每个脉冲时将在累加器级401中所处理的数据字相应地传送到随后的累加器级。因此，在每个时钟周期时在输入侧所提供的数据字F(k)通过各个调制器级传播，其中s在每个时钟周期时仅在一个调制器级中被处理。

此外，在这种情况下，具有输出信号Y₁(k)、Y₂(k)以及Y₃(k)的溢出输出端C连接到组合网络80中的第一触发器811、812以及813的数据输入端D上。组合网络中的相应分接头891、...、896在这种情况下连接到译码器电路70上。由组合网络80所输出的信号表示输出信号Y(k)的温度计代码。该温度计代码在译码器电路70中又被转换为相应的二进制代码并且在输出端23a上作为输出字Y(k)被提供作为长度为3位并且值域从-3到+4的数字控制字。

图6示出在三阶∑-Δ转换器中的这里所示的累加器级中数据字在多个时钟周期上的时序。在这种情况下，在子图6A中对基于图2中的示范性实施例的新的本发明结构与子图6B中数据字在来自图8的已知调制器中的时序进行比较。

为了清楚，所提供的数据字F(k)在所考虑的5个时钟周期期间是恒定的并且值为524。子图6B示出在每个时钟周期时在输入侧所提供的数据字F(k)传播经过已知∑-Δ调制器的所有调制器级。因此，子图6B中的和数信号在第一时钟周期之后在每个调制器级中都相同。

在第二时钟周期中，在第一级S1和第三级S3中产生溢出信号c，所述溢出信号用垂直线表示。同时，可以看出在这个时钟周期期间每个调制器级还需要对来自前一调制器级的结果进行处理。从而，第一调制器级中的和数返回值24，该值在第二级中产生值548作为结果。这意味着在前的调制器级中的附加的时间延迟可能导致误差。

相反，本发明的改进方案仅具有在一个调制器级中执行的处理。这造成在随后的调制器级中的处理的时间延迟，该时间延迟在此用箭头来表示。从而，在第一时钟周期1中仅仅由第一调制器级31a来处理数据字F(k)。两个另外的调制器级23a和33a还包含值0。在第二时钟周期中将数据字转发到随后的调制器级32a并且由它进行处理。对所提供的数据字F(k)进行处理的时移又通过组合网络以及分接头的适当选择来补偿。同时，还降低了处理的时间需求。因此，所示的∑-Δ转换器也适用于更高的处理频率。

图7示出根据本发明的∑-Δ调制器的应用的示范性实施例。该图示出数字极性发射机的框图，其中幅度调制元件被用于对输出功率放大器105的电源电压或电源电流进行调制。取决于所采用的调制方法以及数据传输速率，有必要实现高的幅度调制速度。数字极性发射机包含译码器电路101，该译码器电路将在输入端100上所提供的码元分成其幅度分量和其相位分量，并且将幅度和相位提供给进一步的信号处理。

为了改善响应特性并且降低可能的失真，设置有预矫正单元109。该预矫正单元的输入侧连接到译码器单元101的输出端1012上。它评价幅度调制信号A(k)并且据此确定相位调制信号Φ(k)的适当的预矫正系数。利用加法器102将该预矫正系数与相位调制信号相加。然后，将以这样的方式所预矫正的相位调制信号馈送到锁相环103中，该锁相环的输出侧连接到限制放大器104上。预矫正对下行组件、尤其是放大器的非线性响应特性进行补偿，并且从而全面地改善信号质量。

此外，单元108被用来执行幅度预矫正。这降低输出放大器105的可能的非线性信号响应特性。用于幅度预矫正的预矫正单元108产生整数部分N以及小数部分F并且在其输出端1081上输出它们。将整数部分N直接施加到功率放大器105上以便设置它的功率。将小数部分F提供给本发明的数字∑-Δ转换器1。作为时钟信号，∑-Δ调制器包含已借助于分频器电路107所调节的时钟信号。这个信号得自于已经被相位调制的载波信号。为此，分频器电路107的输入侧连接到限制放大器104的输出端上。∑-Δ转换器根据所提供的小数部分F产生温度计代码并且将它输出到功率放大器以便设置它的输出功率。

图4示出这种互连的应用。在这种情况下，分接头891、...、896连接到包括各种晶体管的开关矩阵105a上以便提供温度计代码。如此处所示，各个晶体管通过组合网络80中的信号来驱动。所示的晶体管矩阵105a又被用于改变功率放大器105中的电源电压或电源电流并且因此被用于调节输出电平，这实现幅度调制。

附图标记列表

1                     ∑-Δ转换器

21                    信号输入端

22                    时钟信号输入端

23                    信号输出端

23a                   数据字输出端

31，32，...，3m       累加器级

70                    译码器电路

90                    控制电路

91，92，...，9m      “与”门

80                    输出电路，组合网络

100                   信号输入端

101                   编码器电路

109                   预矫正单元

108                   预矫正单元

102                   加法器

103                   锁相环

104                   限制放大器

105a                  开关矩阵

105                   输出放大器

107                   分频器电路

401，402，...，40m    累加器

501，502，...，50m    触发器电路

811，812，...，81m    触发器

821，822，...，82m    D型触发器

8m1，8m2，...，8mm    D型触发器

891，892，...，89m    输出分接头

901                   控制输出端

a，b                  输入端

s                     和数输出端

Y1(k)，Y2(k) 输出信号，调制信号

Y(k)         输出信号，输出数据字

F(k)         数据字

Φ(k)        相位调制信号

A(k)         幅度调制信号

fclk         时钟信号

S1，S2，S3   调制器级

A1           累加器

F1           触发器

Claims (17)

1.一种∑-Δ转换器(1)，包括：

-信号输入端(21)，用于提供数据字(F(k))；

-时钟信号输入端(22)，用于提供时钟信号(f_clk)；

-信号输出端(23)，用于输出调制信号(Y₁(k)，Y₂(k))；

-第一定时操作累加器级(31、31a)，具有累加器输出端并且具有连接到所述信号输入端(21)上的累加器输入端(a)；

-与第一定时操作累加器级(31、31a)串联连接的至少一个第二定时操作累加器级(32、32a)，具有累加器输出端(s)并且具有耦合到第一定时操作累加器级(31、31a)的累加器输出端上的累加器输入端；

-所述∑-Δ转换器(1)被设计用于根据每个时钟信号(f_clk)仅仅在第一和至少一个第二定时操作累加器级(31、31a、32、32a)中的一个累加器级中对所述数据字(F(k))进行处理并且在这一个累加器级的累加器输出端上输出所处理的数据字。

2.如权利要求1所述的∑-Δ转换器，其中第一和至少一个第二定时操作累加器级被循环地驱动以便循环地处理所述数据字，以致第一和至少一个第二定时操作累加器级中分别只有一个累加器级是有效的。

3.如权利要求1所述的∑-Δ转换器，还包括：

-输出级(80)，该输出级的输入侧耦合到所述信号输出端(23)上，该输出级(80)被设计用于根据所述调制信号(Y₁(k)，Y₂(k))输出一个输出字，其中所述调制信号表示第一和至少一个第二定时操作累加器级(31、31a、32、32a)的溢出。

4.如权利要求1所述的∑-Δ转换器，其中输出级(80)包括多条具有串联连接的延迟元件(811、821、...、8m1)的延迟线，其中延迟线的数目以及至少一条延迟线中的串联连接的延迟元件(811、821、...、8m1)的数目对应于累加器级(31、31a、32、32a)的数目。

5.如权利要求4所述的∑-Δ转换器，其中多条延迟线中的延迟元件(811、821、...、8m1)具有位于这些延迟元件之间的分接头(891、892、89m)，这些分接头构成所述∑-Δ转换器(1)的用于输出调制字的调制输出端。

6.如权利要求5所述的∑-Δ转换器，其中分接头被设置在每条延迟线中的相应的最后一个延迟元件的输出端上。

7.如权利要求5所述的∑-Δ转换器，其中延迟线中的分接头的数目以及分接头的位置是根据所述∑-Δ转换器(1)的阶数的二项式系数的值获得的。

8.如权利要求4所述的∑-Δ转换器，其中所述延迟元件(811、812、...、81m)是利用D型触发器电路形成的。

9.如权利要求1所述的∑-Δ转换器，还包括：

-控制电路(90)，该控制电路的输入侧连接到所述时钟信号输入端(22)上，该控制电路(90)被设计用于循环地驱动第一和至少一个第二定时操作累加器级(31、31a、32、32a)以便进行信号处理。

10.如权利要求1所述的∑-Δ转换器，其中第一和至少一个第二定时操作累加器级(31、31a、32、32a)分别具有触发器电路(501、502、50m)以及累加器(401、402、40m)，所述累加器包括第一输入端(a)、第二输入端(b)、溢出输出端(c)以及和数输出端(s)，该和数输出端(s)经由相应的一个触发器电路(501、502、50m)连接到第二输入端(b)上，并且所述相应的一个触发器电路(501、502、50m)的时钟输入端耦合到所述时钟信号输入端(22)上以便驱动所述触发器电路。

11.如权利要求10所述的∑-Δ转换器，其中第一定时操作累加器级(31)中的累加器(401)的和数输出端连接到至少一个第二定时操作累加器级(32)中的累加器(402)的第一输入端(a)上，并且所述相应的一个触发器电路(501、502、50m)的时钟输入端耦合到所述控制单元(90)上以便驱动所述触发器电路。

12.如权利要求10所述的∑-Δ转换器，其中第一定时操作累加器级(31a)中的相应的一个触发器电路(501)的数据输出端(Q)连接到至少一个第二定时操作累加器级(32a)中的累加器(402)的第一输入端(a)上。

13.如权利要求1-12之一所述的∑-Δ转换器在锁相环中的应用，以便产生分频器字，所述分频器字被提供给该锁相环中的分频器。

14.如权利要求1-12之一所述的∑-Δ转换器在极性发射机中的应用，其中将数据字提供给所述∑-Δ转换器(1)，并且来自所述∑-Δ转换器(1)的输出信号被用于对所述极性发射机中的放大器的电源电流或电源电压进行设置。

15.一种∑-Δ转换器，包括：

-信号输入端，用于提供数据字；

-信号输出端，用于输出调制信号；

-第一累加装置，该第一累加装置能够以定时的方式来操作以用于处理数据字；

-至少一个第二累加装置，该第二累加装置能够以定时的方式来操作以用于对在第一累加装置中所处理的数据字进行处理；

-控制装置，用于根据时钟信号循环地驱动第一和至少一个第二累加装置以便执行信号处理，使得分别仅在第一和至少一个第二累加装置之一中对数据字进行处理。

16.如权利要求15所述的∑-Δ转换器，包括用于从调制信号中导出输出字的装置，该调制信号表示第一和至少一个第二累加装置的溢出。

17.如权利要求16所述的∑-Δ转换器，其中导出装置包括多条具有串联连接的延迟元件的延迟线，延迟线的数目以及至少一条延迟线中的延迟元件的数目取决于累加装置的数目。

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