CN100553155C - 支持多速率多码长的串行低密度奇偶校验码译码器 - Google Patents

Abstract

本发明公开了一种支持多速率多码长的串行低密度奇偶校验码译码器。采用了改进后的分层式置信传播算法，加快了迭代译码的收敛速度；另外，本发明放弃了结构简单但却性能不佳的最小和操作，而是改用近似最小操作，在不损失译码器性能的前提下，减少了串行译码器中存储器的使用量，减小了本模块在芯片上所占据的面积。本发明为无线通信中的LDPC译码提供了一种可支持不同长度的输入码字在多种编码速率上的串行译码方案。

Description

支持多速率多码长的串行低密度奇偶校验码译码器

技术领域

本发明涉及无线通信领域，尤其涉及纠错编码中一种支持多速率多码长的串行低密度奇偶校验码译码器。

背景技术

低密度奇偶校验(low-density parity-check，LDPC)码作为一种线型纠错码，具有能够接近香农极限的优良性能，并被写入了IEEE802.11n和IEEE802.16e协议当中。许多通信协议均要求LDPC编码器能够根据信道反馈的用户信息实时的调整当前数据帧的编码速率和码字长度，这就要求译码器也能够提供对多种编码速率和不同码字长度的支持。一般来说，并行译码虽然能够提供较高的吞吐率，但因其结构死板，且实现的硬件复杂度较高。相比之下，串行译码结构灵活，并且从硬件复杂度上能够满足手持移动设备对功率和面积限制要求。

随着LDPC译码技术研究的日益精深，工程师们也提出了许多成熟的译码器设计方案。高通公司比约恩·比耶克等人提出的设计“速率兼容的低密度奇偶校验(LDPC)码”(专利申请号200380103538)中，给出了一种通过在存储器中保存不同校验矩阵而对不同速率和不同码字长度进行支持的译码方案。但为每一种速率与码字长度组合保存一个完整的校验矩阵需要消耗大量的存储单元。另外，在该设计中也没有采取任何提高存储器使用效率和译码性能的算法，这也降低了该方案的实用价值。

德国印芬龙科技股份有限公司的西蒙g利辛等人所提出的“解码低密度奇偶校验(LDPC)码字的LDPC解码器”(专利申请号200510079444.X)中虽然试图使用最小和(min-sum)操作来降低译码器的设计复杂度，但最小和操作会极大的降低整个译码器的性能，使LDPC码在与其他纠错编码，如Turbo码或RS-CC码等相比时失去性能优势。

Nokia公司的Tejas Bhatt等人在《Pipelined Block-Serial Decoder Architecturefor Structured LDPC Codes》一文中利用分层译码的思想，设计出了一种高性能的串行译码器。但该方案中没有考虑接收机对译码器在多种码字长度和多种编码速率方面的要求。另外，论文中选用的最小和操作同样也会产生上文所说的性能损失的问题。

发明内容

为了解决上述各方案中译码性能不佳，设计复杂度偏高，不能提供对多种码字长度和多种编码速率译码的问题，本发明提出了一种支持多速率多码长的串行低密度奇偶校验码译码器。

本发明解决其技术问题的技术方案是：外部信号共分两路输入译码器，一路6位模式选择信号线连接到控制器上，另一路8位数据信号线连接一个道路选通器MUX上，控制器的另一路输入来自硬判决模块的输出its_end信号；控制器共输出三路控制信号，第一路输出连接到LQ地址译码器的输入端，第二路输出连接到Lr地址译码器的输入端，第三路输出连接到道路选通器MUX的switch开关上；道路选通器MUX的输出连接到LQ存储器的输入数据线上，而LQ存储器的输出数据线连接到减法器的被减数数据线上，Lr存储器的输出数据线连接到时序重排模块，时序重排模块的输出作为减数连接到减法器上；减法器输出端经过延时器接入加法器的一端，同时减法器输出端也要连接到消息处理模块的数据输入端；消息处理模块输出的消息信号一路连接到Lr存储器的数据输入线，另一路连接加法器的一端；加法器的输出分别连接到硬判决模块和MUX的数据输入线上；整个译码器的码字输出数据线连接到LQ存储器的输出数据线的最高位上。

所述的输入的6位模式选择信号的最高两位控制码速率为1/2、2/3或3/4；中间两位控制码长为576、1152、1728或2304比特；最低两位控制最大迭代次数为10、15、25、或50次。

所述的控制器：是包含了保存着存块大小参数Z_f、行列重量参数W、基矩阵中非零项的位置参数pos和旋转矢量参数BS的EPROM的控制器，通过重新写EPROM中的参数，能够提供对默认码字长度和默认码率以外其他长度和码率的支持。

所述的Lr存储器：由分别保存了最小边校验结点消息幅值、非最小边校验结点消息幅值、校验结点消息符号和最小边的序号的四个独立的单时钟双口RAM组成；所述的时序重排模块则将存储器中保存的幅值与符号组合成完整数据，并调整时序，完成消息串行输出。

所述的消息处理模块中，幅值求取模块的输出分为幅值线和符号线两路；其中符号线分别连接到累加器以及FIFO延迟模块上，幅值线连接

模块的地址线；累加器的输出连接锁存器Latch的数据输入端，锁存后的数据线连接加法器的一端；FIFO延迟模块的延迟输出连接加法器的另一端，加法器的输出连接到位序重排模块；

的输出数据线分别连接到累加器的输入数据线以及最大值比较器上；最大值比较器的两路输出，一路将幅值最大的信号作为减数送往减法器，另一路row_index是模块输出；累加器的输出同时连接到减法器和道路选通器MUX上，MUX的另一路输入连接到减法器的数据输出线上，MUX的输出连接到

模块地址线上；

模块的输出一路连接到位序重排模块，另一路幅值信号是模块输出；整个消息处理模块的输入端连接到减法器的输出端；位序重排的输出连接消息处理模块后的加法器，而最大值比较器的输出row-index，模块的幅值输出以及加法器的符号输出连接Lr存储器的数据输入线。

本发明具有的有益效果是：设计结构灵活，可支持不同长度的输入码字在多种编码速率上的译码。设计中采用的改进后的分层式译码算法，提高了译码器的吞吐率和存储器的使用效率，提高了译码器的性能；为了简化设计复杂度而使用的近似最小(approximate-min)操作，在不损失性能的前提下，进一步减少了存储器的使用量，减小了本模块在芯片上所占据的面积，降低了功耗。

附图说明

图1是译码器整体框图；

图2是可配置控制器中由EPROM所提供的参数示意图；

图3是串行消息处理模块的结构框图；

图4校验矩阵H₁对映的二向图；

图5块状非正则LDPC校验矩阵，其编码速率为2/3，码长576比特，块大小z＝24，分块后共8行24列；

图6是标准置信传播译码算法、最小和操作、分层置信传播译码算法和近似最小操作的性能对比图；

图7是不同消息位宽的时候，不同编码速率中比特误码率的变化曲线图。

具体实施方式

LDPC码的定义来自于它的稀疏校验矩阵H_M×N，对于校验矩阵H₁

$H_1=\left(\begin{array}{cccccc}1& 0& 1& 0& 0& 1\\ 0& 1& 0& 1& 0& 0\\ 1& 0& 0& 0& 1& 0\end{array}\right)$

其各行与各列分别对应与二向图(如图4所示)中的校验结点C和比特结点V；而所有校验矩阵中的非零项都对应与二向图中的一条边。所以对于H_M×N而言，共有M个校验结点和N个比特结点，其码字长度为N，编码速率R＝(N-M)/N。当译码开始以后，后验似然概率(LLR)就沿着二向图的各边，在比特结点和校验结点中传递。

本方案中采用块状结构的LDPC码校验矩阵。如图5所示，校验矩阵被分成了许许多多z×z大小的子矩阵，每一个子矩阵或者是一个右旋单位矩阵，或者是全零矩阵。图5子矩阵中的对角线代表右旋后的非零项分布。

在改进后的分层式译码算法中，考虑二元非正则LDPC码的码字w＝[w_n](n＝1，2，...，N)经过BPSK调制后，按照q_n＝1-2w_n转换成发送矢量q＝[q_n]。通过加性高斯白噪声信道，接收端序列y＝q+n＝[y_n]，n为0均值，N₀/2方差的独立高斯随机变量。设定LDPC码的校验矩阵为H_M×N，R_i(C_j)表示校验矩阵中满足R_i＝{j/H_i，j＝1}(C_j＝{i/H_i，j＝1})的系数，所以 $\∀j^{\′}\∈R_{i\backslash j}$ 表示H_M×N中第i行中除了第j列以外所有不为零的位置。假设L(Q_j)^[k，r]表示第j比特结点在第k次迭代中的第r次更新时获取的对数似然比，且满足：

L(Q_j)^[k，r]log[Pr(q_j＝1)/Pr(q_j＝-1)]    (1)

若以L(q_ji)^[k]表示在第k次迭代中从第j个比特结点到第i个校验结点的比特消息，以L(r_ij)^[k]表示从第i个校验结点到第j个比特结点的校验消息，则分层后的串行置信传播译码可以通过如下操作进行：首先初始化L(r_ij)^[0]＝0，L(Q_j)^[1，0]＝λ_j；其中λ_j为接收到的码字经过软解调后获得的信息；其次，在每次迭代中对每一个校验结点完成如下三个操作：

L(q_ji)^[k]＝L(Q_j)^[k，r-1]-L(r_ij)^[k]    (2)

L(Q_j)^[k，r]＝L(q_ji)^[k]+L(r_ij)^[k]    (4)

(3)中的δ_ij为符号补偿位，等于而

当所有校验结点完成之后，要做一次硬判决，以判定当前码字是否有效： $q_j=\left\{\begin{array}{cc}1\mathrm{if}& L{\left(Q_j\right)}^{\left[k\right]}>0\\ -1& \mathrm{otherwise}\end{array}\right..$ 若输出码字序列q满足：Hq^T＝0则认定当前码字为有效码字，并停止迭代。若信道状况较差，硬判决始终无法收敛到有效码字，迭代译码不能无限制的做下去。因此，我们需要一个门限：最大迭代次数。当迭代次数达到最大时，无论收敛与否，译码器都停止迭代，开始输出当前码字信号。

如图6中给出了分层式译码算法的性能仿真，它比标准算法在性能上有所提升。另外，由于不需要独立的存储单元来保存L(q_ji)^[k]，改进后的算法更省存储器。同时图6也显示出最小和操作会使得译码性能下降0.1dB左右。这也是本发明中采用近似最小操作的原因。

近似最小操作对每个校验结点只保留两种校验消息：对于该校验结点而言，在它所获得的从比特结点传来的消息中，绝对值最小的边上(称为最小边)，返回的消息L(r_ij)^[k]仍然按照(3)式获得；但除此以外的其他边上，均返回下述近似后的消息

与原操作相比较，改进后的操作极大的减小了译码器为了保存校验消息所使用的存储器的数目。

表1  使用近似最小操作前后节存储器使用数量对比；

编码速率	操作前	操作后	节省
				1/2	1824	576	68.4％
2/3	1944	384	80.2％
				3/4	2040	288	85.9％

表1是IEEE802.16e协议中规定下的LDPC码，使用近似最小操作前后节存储器使用数量对比；由表中数据可知，改进后的操作节省了60％以上的存储支出，并且随着编码速率的提高，这种节省变得更为明显。另外从附图7中也可以看到，近似最小操作不会引起译码性能的明显下降。

图7中显示了不同消息位宽的时候，不同编码速率中译码性能的变化。由图中可以知道，本发明中的LDPC码在码速率1/2时拥有Eb/N0＝1dB时比特误码率小于10^-5的性能。

译码器的整体结构如图1所示，外部信号共分两路送入译码器，一路6位模式选择信号线连接到控制器上，另一路8位数据输入线连接一个道路选通器MUX上，控制器的另一路输入来自硬判决模块的输出its_end信号；控制器共输出三路控制信号，第一路输出连接到LQ地址译码器的输入端，第二路输出连接到Lr地址译码器的输入端，第三路输出连接到MUX的switch开关上；MUX的输出连接到LQ存储器的输入数据线上，而LQ存储器的输出数据线连接到减法器的被减数数据线上，Lr存储器的输出数据线连接到时序重排模块，时序重排模块的输出作为减数连接到减法器上；减法器输出数据线既需要经过延时器接入加法器，又作为输入信号连接到消息处理模块上；消息处理模块输出的消息信号一路连接到Lr存储器的数据输入线，另一路连接加法器的一端；加法器的输出分别连接到硬判决模块和MUX的数据输入线上。整个译码器的码字输出数据线连接到LQ存储器的输出数据线的最高位上。其中输入的6位模式选择信号的最高两位控制码速率为1/2、2/3或3/4；中间两位控制码长为576、1152、1728或2304比特；最低两位控制最大迭代次数为10、15、25、或50次。

如图2所示，控制器是包含了保存着存块大小参数、行列重量参数、基矩阵中非零项的位置参数和旋转矢量参数的EPROM的控制器，通过重新写EPROM中的参数，能够提供对默认码字长度和默认码率以外其他长度和码率的支持。

所述的Lr存储器由分别保存了最小边校验结点消息幅值、非最小边校验结点消息幅值、校验结点消息符号和最小边的序号的四个独立的单时钟双口RAM组成。所述的时序重排模块则将存储器中保存的幅值与符号组合成完整数据，并调整时序，完成消息串行输出。

如图3所示，消息处理模块的连接方式为：幅值求取模块的输出分为幅值线和符号线两路。其中符号线分别连接到累加器以及FIFO延迟模块上，幅值线连接模块的地址线；累加器的输出连接锁存器Latch的数据输入端，锁存后的数据线连接加法器的一端；FIFO延迟模块的延迟输出连接加法器的另一端，加法器的输出连接到位序重排模块；

的输出数据线分别连接到累加器的输入数据线以及最大值比较器上。最大值比较器的两路输出，一路将幅值最大的信号作为减数送往减法器，另一路row_index是模块输出。累加器的输出同时连接到减法器和道路选通器MUX上，MUX的另一路输入连接到减法器的数据输出线上，MUX的输出连接到

模块地址线上；

模块的输出一路连接到位序重排模块，另一路幅值信号是模块输出；整个消息处理模块的输入端连接到减法器的输出端；位序重排的输出连接消息处理模块后的加法器，而最大值比较器的输出row-index，模块的幅值输出以及加法器的符号输出连接Lr存储器的数据输入线。

下面详细介绍译码器各模块的主要功能和设计原理，图1中给出的译码器的整体框图，它由四个大部分组成：1)可重配置的控制器，根据输入参数，负责控制各模块间数据的流入与流出，并完成整个译码过程的时序管理；2)存储单元及地址译码器，提供消息的读写操作；3)校验消息处理单元，由输入的比特结点消息串行生成校验结点消息；4)硬判决模块，硬判决并输出迭代终止信号。

译码器一开始从模式选择引脚读入参数选择信号以设定当前数据帧的码速率、码字长度和最大迭代次数。同时，控制器使用预存在EPROM中的参数完成初始化设定。外部读入的软解调信息被送入LQ存储器后，控制器触发消息处理单元开始迭代译码。LLR信息L(Q_j)^[k，r-1]以及校验结点消息L(r_ij)^[k-1]从LQ存储单元和Lr存储单元中依次读出，按照串行(2)式要求相减后获得比特结点消息L(q_ji)^[k]。将比特结点消息依次送入校验消息处理单元，完成本次迭代当前校验结点的消息L(r_ij)^[k]的更新。之后再按照(4)式的要求更新当前相关比特结点LLR信息L(Q_j)^[k，r]，完成所有消息更新后再将得到的消息写回到相应存储单元中。在迭代译码的过程中，消息的读写和处理是按照流水的方式进行的。上个校验结点更新所获取的消息在往存储器里写的时候，当前校验结点的消息正在处理模块中运算；而同时，下一个校验结点对应的信息又在从存储器里向外读取。这样才保证了存储器接口吞吐率利用的最大化，改善了译码单元的吞吐率。下面的内容将详细的描述各模块的结构和工作原理。

基于EPROM的可配置控制器是整个译码器能够实现参数化的关键。图2中给出了EPROM中所保存的参数：1)不同码长下的块大小Z_f；2)当前行或列的重量W；3)校验矩阵中每一个非零项的位置参数pos；4)当前块的基准右旋矢量BS。一方面，控制器要依据不同的码速率选择不同的EPROM来提供上述参数；另一方面，控制器还要控制各个模块之间数据读入或写出的时序，并在迭代次数超过最大迭代次数的时候中止译码。

存储器单元一共涉及到四个部分：LQ存储单元、Lr存储单元、LQ地址译码器和Lr地址译码器。LQ存储器是一个与所提供的最大码字长度等长的RAM，在本发明中使用的是一个8比特宽，2304字深的单时钟双口RAM。Lr存储单元由于需要同时保存(3)、(5)所给出的校验消息，还要保存row-index参数以及校验消息符号位，所以一共需要四块等长的单时钟双口RAM。其长度等于译码器所要支持的最大校验比特的长度，消息位宽与LQ存储单元位宽相同，row-index以及符号位占据的宽度由校验矩阵中最大行重量所决定。本发明为了提供对IEEE802.16e协议的支持，特设定消息长度为1152字深，row-index以及符号位分别宽4比特和15比特。另外，本发明中之所以使用双口RAM是因为流水线的实现需要同时对存储单元进行读写操作，所以必须使用读写数据总线分离的RAM。Lr地址译码器实现较为简单，由于校验消息的存储与操作顺序一致，所以一个受控的计数器就能完成存储单元的顺序操作；由于LLR信息在LQ存储单元中是按列序(即比特结点的顺序)排列的，但读写按照行序进行，所以需要LQ地址译码器完成行序到列序的转换。另外，由于Lr存储器的读写都是并行的，而消息处理是串行处理的，所以需要时序重排模块来将存储器中保存的幅值与符号组合成完整数据，并串行输出。

图3中给出了校验消息处理单元的结构框图。由图中可以看到，消息的处理分为符号处理单元和幅值处理单元两部分。外部串行输入的比特消息L(q_ji)^[k]在幅值求取单元被分离成幅值与符号信息。符号信息在1比特累加器中运算获得

经过锁存之后再与通过FIFO延时支路的原符号信息进行加法运算，获得(3)中的符号补偿位δ_ij。而幅值信息首先通过由快查表所构成的操作，经过一个累加器之后再完成

操作得到的是(5)式中要求的近似最小校验消息；而累加器结果与最大值比较器的差送入

操作后得到的就是最小边上返回的校验消息。最大值比较器同时会向Lr存储单元输出row-index参数以说明此校验结点的第几条边是最小边。再得到校验消息、row-index和符号位之后，校验消息处理单元一方面直接将上述信息输出到Lr存储单元，另一方面将信息送入位序重排模块来完成校验消息的串行输出，以保证后续对LLR信息的更新。另外，消息处理模块内部的控制信号，如MUX的选通信号sel或累加器复位信号等，均由模块内部的简单控制电路提供。

硬判决模块主要由一个1比特的累加器组成。在每次迭代译码中，若硬判决模块发现连续M个校验等式均成立，即连续M次累加器所获得的LQ符号位累加都等于0，则硬判决模块向控制单元传送its-end信号，告诉控制器当前数据帧译码的完成。

结合本发明中上述说明，该LDPC串行译码器既可以用ASIC来实现，也可以使用可编程逻辑器件，如FPGA来实现。另外，结合计算机软件的一般设计流程，利用软件来完成本发明中提到的操作也同样可行。

Claims (3)

1、一种支持多速率多码长的串行低密度奇偶校验码译码器，其特征在于：外部信号共分两路输入译码器，一路6位模式选择信号线连接到控制器上，另一路8位数据信号线连接一个道路选通器MUX上，控制器的另一路输入来自硬判决模块的输出its_end信号；控制器共输出三路控制信号，第一路输出连接到LQ地址译码器的输入端，第二路输出连接到Lr地址译码器的输入端，第三路输出连接到道路选通器MUX的switch开关上；道路选通器MUX的输出连接到LQ存储器的输入数据线上，而LQ存储器的输出数据线连接到减法器的被减数数据线上，Lr存储器的输出数据线连接到时序重排模块，时序重排模块的输出作为减数连接到减法器上；减法器输出端经过延时器接入加法器的一端，同时减法器输出端也要连接到消息处理模块的数据输入端；消息处理模块输出的消息信号一路连接到Lr存储器的数据输入线，另一路连接加法器的一端；加法器的输出分别连接到硬判决模块和MUX的数据输入线上；整个译码器的码字输出数据线连接到LQ存储器的输出数据线的最高位上；

所述的输入的6位模式选择信号的最高两位控制码速率为1/2、2/3或3/4；中间两位控制码长为576、1152、1728或2304比特；最低两位控制最大迭代次数为10、15、25、或50次；

所述的控制器：是包含了保存着存块大小参数Z_f、行列重量参数W、基矩阵中非零项的位置参数pos和旋转矢量参数BS的EPROM的控制器，通过重新写EPROM中的参数，能够提供对默认码字长度和默认码率以外其他长度和码率的支持。

2、根据权利要求1所述的一种支持多速率多码长的串行低密度奇偶校验码译码器，其特征在于所述的Lr存储器：由分别保存了最小边校验结点消息幅值、非最小边校验结点消息幅值、校验结点消息符号和最小边的序号的四个独立的单时钟双口RAM组成；所述的时序重排模块则将存储器中保存的幅值与符号组合成完整数据，并调整时序，完成消息串行输出。

3、根据权利要求1所述的一种支持多速率多码长的串行低密度奇偶校验码译码器，其特征在于所述的消息处理模块：幅值求取模块的输出分为幅值线和符号线两路；其中符号线分别连接到累加器以及FIFO延迟模块上，幅值线连接

模块的地址线；累加器的输出连接锁存器Latch的数据输入端，锁存后的数据线连接加法器的一端；FIFO延迟模块的延迟输出连接加法器的另一端，加法器的输出连接到位序重排模块；

的输出数据线分别连接到累加器的输入数据线以及最大值比较器上；最大值比较器的两路输出，一路将幅值最大的信号作为减数送往减法器，另一路row_index是模块输出；累加器的输出同时连接到减法器和道路选通器MUX上，MUX的另一路输入连接到减法器的数据输出线上，MUX的输出连接到模块地址线上；

模块的输出一路连接到位序重排模块，另一路幅值信号是模块输出；整个消息处理模块的输入端连接到减法器的输出端；位序重排的输出连接消息处理模块后的加法器，而最大值比较器的输出row-index，

模块的幅值输出以及加法器的符号输出连接Lr存储器的数据输入线。

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