CN100552592C - 用于最小化集成电路静态漏电的系统和方法 - Google Patents
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Abstract
为了最小化集成电路的静态漏电，电荷泵产生要提供给与集成电路的逻辑门级联的“睡眠”晶体管的负电压。自适应漏电控制器连续地或周期性地确定是否调节所述负电压以最小化静态漏电。负电压调节器基于确定结果来调节所述负电压。一些实施例是通过监测所述睡眠晶体管的一个或多个参数来确定是否调节所述负电压。一些实施例是通过监测模拟睡眠晶体管的一个或多个参数来确定是否调节所述负电压。
Description
相关申请的交叉参考
本申请要求2004年7月9日提交的题为“Systems and Methods for I/O andPower Island Management and Leakage Control on Integrated Circuits(集成电路上I/O、功率岛管理和漏电控制的系统和方法)”的美国临时专利申请No.60/586,565的优先权，该申请通过参考援引于此。本申请还涉及2004年5月7日提交的题为“Managing Power on Integrated Circuits Using Power Islands(利用功率岛管理集成电路功率)”的美国专利申请No.10/840,893，该申请通过参考援引于此。
技术领域
本发明大体涉及集成电路，特别涉及在集成电路中提供负电压的系统和方法。
背景技术
集成电路的一个设计目的是减少功耗。具有电池的装置，例如手机和笔记本电脑，特别需要减少集成电路中的功耗以延长电池的寿命。此外，功耗的减少防止了集成电路过热，并且降低了集成电路的热量消耗，在某些情况下，这可以消除或简化冷却集成电路所需的散热片和/或风扇。而且，集成电路功耗的减少也减少了包含集成电路的装置的AC功耗。
对于集成电路而言，具有挑战性的设计目标是提高性能。提高性能的一种方式是通过增加电路的最大工作频率。为了增加电路的最大工作频率，或在更小的区域中集成更多的功能，集成电路制造技术缩小了集成电路上单个元件(例如晶体管)的器件尺寸。
但是，由于元件的器件尺寸范围为250纳米到130纳米或以下，因此，器件在待机模式下的电流消耗(又称为静态漏电)成为集成电路功率预算中不断增长的一大部分。例如，仿真示出，对于使用130纳米器件构建的消耗50瓦特的集成电路，超过20％的功耗是由于静态漏电造成的。对于更小的器件，仿真示出使用50纳米特征尺寸的集成电路的静态漏电包含了总功率预算的大约50％。
降低静态漏电的一种解决方案包括使用一个或多个连接至集成电路的逻辑门的睡眠晶体管。向睡眠晶体管提供控制信号可以减少逻辑门的静态漏电。
发明内容
一种用于最小化集成电路的静态漏电的系统包括：电荷泵、自适应漏电控制器、以及负电压调节器。该电荷泵产生要提供给睡眠晶体管的负电压。该睡眠晶体管配置为控制集成电路的逻辑门的静态漏电。在一些实施例中，逻辑门可以设置在集成电路的功率岛内。该自适应控制器确定是否调节负电压以最小化所述静态漏电。该自适应控制器可以连续地或周期性地确定是否调节所述负电压。所述负电压调节器根据确定结果调节所述负电压。
一种用于最小化集成电路的静态漏电的方法包括：产生负电压；向睡眠晶体管提供负电压；确定是否调节负电压以最小化静态漏电；以及根据确定结果调节负电压。该方法可以包括控制具有睡眠晶体管的集成电路的逻辑门的静态漏电。该方法可以包括监测睡眠晶体管的一个或多个参数。
本发明的一个优点是：由于自适应漏电控制器确定是否调节负电压，因此随着集成电路的工作温度的变化，或随着电压的波动或制造的变化，而最小化静态漏电。不是调节固定的负电压，而是调节提供给睡眠晶体管的负电压以最小化静态漏电。另一优点是可以在集成电路中使用单阈值晶体管电路，降低了集成电路制造工艺的复杂程度。再一优点是可以在集成电路内产生负电压，避免了产生负电压的元件位于集成电路的外部。
附图说明
图1为根据本发明的一个实施例，实施用于最小化静态漏电的系统的集成电路的方框图；
图2为根据本发明的一个实施例，用于最小化图1中的逻辑门的静态漏电的睡眠晶体管的示意图；
图3为根据本发明的一个实施例，在睡眠晶体管的栅极的负电压范围内，图2中的逻辑门的静态漏电的曲线示意图；
图4为根据本发明的一个实施例，用于通过将负电压提供给图2中的睡眠晶体管来最小化逻辑门的静态漏电的漏电管理系统的方框图；
图5为根据本发明的一个实施例，最小化图2中的逻辑门的静态漏电的方法的示意图；
图6为根据本发明的一个实施例，图4中的自适应漏电控制器(ALC)的示意图；
图7为根据本发明的可选择实施例，图4中的ALC的示意图；
图8为根据图7中的ALC的实施例，用于最小化图2中的逻辑门的静态漏电的方法的示意图；
图9为根据本发明的一个实施例，用于最小化逻辑门的静态漏电的图4中的负电压调节器的示意图；以及
图10为根据本发明的一个实施例，用于最小化逻辑门的静态漏电的图4中的电荷泵的示意图。
具体实施方式
如示例性的附图(其中相同的附图标记表示图中相似或相应的元件)所示，以下详细说明根据本发明的系统和方法的示例性实施例。然而，应当理解的是，本发明可以以各种形式实施。例如，虽然此处说明的是将集成电路的静态漏电最小化，但是本发明的方案也可以在不包含于集成电路中的电路上实施。因此，在此公开的具体说明并非解释为限制性的，而是作为权利要求的基础，并作为教导本领域技术人员将本发明实际应用于任何适当具体化的系统、结构、方法、工艺或方式的代表性基础。
图1为根据本发明的一个实施例，实施用于最小化静态漏电的系统的集成电路100的方框图。集成电路100为任意例如硅和/或相似制造材料的电子器件。集成电路100的一个实例为系统芯片。集成电路100包括多个知识产权(IP)单元，这些知识产权单元为实现特定功能的电路块。应当理解，在此所述的集成电路100的功能可以通过单个集成电路100实现，或者可以分开在若干集成电路100中来实现。图1的示例性集成电路100包括中央处理单元(CPU)105，一个或多个功率岛110，一个或多个功率岛管理器120，以及一个或多个漏电管理系统130。
虽然为求简便，图1中仅描述了一个功率岛110和一个功率岛管理器120，但是集成电路100的其它实施例也可以包括任意数目个功率岛110、功率岛管理器120和漏电管理系统130。在这些实施例中，一些功率岛可以包括与其它功率岛110不同的电路。在2004年5月7日提交的题为“ManagingPower on Integrated Circuits Using Power Islands(利用功率岛管理集成电路功率)”的共同未决美国专利申请No.10/840,893中进一步说明了功率岛110和功率岛管理器120。
功率岛110为集成电路100的任意部分、描绘、划分或分割，其中在该集成电路100内控制功耗。在一些实施例中，多个功率岛基于集成电路100的位置因素进行描绘。在一些实施例中，功率岛110基于集成电路100的功能性IP单元进行描绘。在一些实施例中，功率岛110包括子功率岛以在控制集成电路100的功率时提供进一步特征。在一些实施例中，多个功率岛110的每一个功率岛包括功率控制电路以控制功率岛110内的功率。
功率岛管理器120为确定其中一个功率岛110的目标功率大小、确定将其中一个功率岛110所耗功率大小变为目标功率大小的动作以及执行将其中一个功率岛110的所耗功率大小变为目标功率大小的动作的任意电路、装置、或系统。因此基于需要以及集成电路100的运行，功率岛管理器120可以动态地改变功率岛110的功耗。目标功率大小为功率岛110的期望的、计算的、或规定的功耗。功率岛管理器120可以是一族或一组功率岛管理器120。
虽然为求简便，图1仅描述了与一个功率岛管理器120相连接的一个漏电管理系统130，但是一些实施例包括多个漏电管理系统130。在某些包括多个漏电管理系统130的实施例中，每一个漏电管理系统130连接至多个功率岛管理器120中的一个。在一些实施例中，漏电管理系统130的功能是分散的。在一些实施例中，单个漏电管理系统130连接至一个或多个功率岛管理器120。应当理解，可以在没有功率岛110或功率岛管理器120的电路上应用本发明的原理。
功率岛110包括一个或多个逻辑门115。在没有功率岛110的实施例中，逻辑门115可以包括集成电路100的任意逻辑门。示例性实施例的逻辑门115包括：任意的逻辑电路，例如反相器、与非门、或非门、异或门和同或门；以及存储单元，例如触发器和锁存器。逻辑门115可以包括高阶布尔逻辑，其包括单个逻辑门的组合。
如这里进一步说明的，结合睡眠晶体管(未示出)可以将逻辑门115的功率降低至“睡眠模式”。为了将逻辑门115的静态漏电最小化，漏电管理系统130产生要提供给睡眠晶体管的负电压150。将负电压150提供给连接在逻辑门115与地之间的NMOS睡眠晶体管的栅极，可以降低逻辑门115的静态漏电。漏电管理系统130接收负电压使能信号140，接着产生负电压150，并将负电压150传输至功率岛110。除负电压使能信号140以外，负电压使能信号140还可以包括其它信号。漏电管理系统130确定是否调节负电压150。如这里进一步说明的，基于此确定结果，漏电管理系统130调节负电压150。
调节提供给睡眠晶体管的负电压150来最小化逻辑门115的静态漏电。例如，静态漏电是基于以下参数，例如工作温度、电压波动、以及制造变化而变化的。因此，向睡眠晶体管提供固定的负电压不能很好地将逻辑门115的静态漏电最小化。此外，“在芯片上”产生负电压150降低了将元件置于集成电路100外部的需要。
减少逻辑门115的静态漏电的可选择的器件包括多阈值电压CMOS，与低阈值逻辑门115串联的一个或多个高阈值晶体管插入多阈值电压CMOS。将高阈值晶体管“关断”减少了逻辑门115的静态漏电。但是，高阈值晶体管需要用于集成电路100的附加的制造工艺步骤，并且相较于标称阈值晶体管，其降低了逻辑门115的速度。将负电压150提供给低阈值NMOS睡眠晶体管，有利地消除了提供高阈值睡眠晶体管的需求，从而减少了制造集成电路100所需的工艺步骤。
图2为根据本发明的一个实施例，用于将图1中的逻辑门115的静态漏电最小化的睡眠晶体管210的示意图。在一些实施例中，睡眠晶体管210包括与逻辑门(例如反相器)115级联的NMOS晶体管。逻辑门115的静态漏电作为漏源电流(表示为Id)和/或漏栅电流(表示为Ig)通过睡眠晶体管210。逻辑门115的静态漏电等于通过睡眠晶体管210的Id+Ig。可利用提供给睡眠晶体管210的负电压(SLPB)150，通过调节睡眠晶体管210的漏源电流和漏栅电流来控制逻辑门115的静态漏电。
图3为根据本发明的一个实施例，在睡眠晶体管210栅极的负电压范围内，图2中的逻辑门115的静态漏电的曲线示意图。当提供给睡眠晶体管210栅极的负电压(SLPB)150不断地负向增长时，睡眠晶体管210的漏源电流Id减少。但是，当负电压150的大小增长到超过最小漏电点A，例如在点B时，睡眠晶体管210的漏栅电流Ig超过漏源电流Id。结果，逻辑门115的静态漏电增大。因此，将负电压150调节至接近V(A)(对应于漏源电流Id与漏栅电流Ig基本上相等的最小漏电点A)，将逻辑门115中的静态漏电最小化。
图4为根据本发明的一个实施例，用于通过将负电压提供给图2的睡眠晶体管210来最小化逻辑门115的静态漏电的漏电管理系统130的方框图。漏电管理系统130包括：自适应漏电控制器(ALC)410、负电压调节器420、以及电荷泵430。电荷泵430产生负电压150(SLPB)。ALC 410确定是否调节负电压150。ALC 410根据确定结果产生信号(表示为CTRL)。根据CTRL信号，负电压调节器420调节负电压150。
如这里进一步描述的，一个实施例的负电压调节器420向电荷泵430产生使能(EN)信号，以使电荷泵增加负电压150的大小(也就是使负电压150负向增长)。如果EN信号为低，则将从振荡器425到电荷泵430的交变信号禁能，从而阻止电荷泵增加负电压150的大小。可选择地，如果EN信号为高，则将来自振荡器425的交变信号使能，从而使电荷泵增加负电压150的大小。由于负电压调节器420根据ALC 410确定是否调节负电压150来触发(toggle)EN信号的通和断，因此漏电管理系统130将负电压150维持在特定的负电压处，以最小化逻辑门115的静态漏电。
图5为根据本发明的一个实施例，最小化图2中的逻辑门115的静态漏电的方法的示意图。在步骤500，CPU 105(图1)进入睡眠模式。在步骤510，电荷泵430(图4)产生负电压150。在步骤515，电荷泵430将负电压150提供给睡眠晶体管210(图2)。在步骤520，ALC 410(图4)可以监测对应于逻辑门115静态漏电的睡眠晶体管210的一个或多个参数。如参照图6-图8进一步说明的，ALC 410可以直接监测睡眠晶体管210，或者可以监测一个或多个模拟睡眠晶体管。
在步骤530，ALC 410确定是否调节负电压150来最小化静态漏电。如果ALC 410确定调节负电压150，则ALC 410向负电压调节器420(图4)产生CTRL信号。在步骤540，负电压调节器420基于CTRL信号来调节负电压150。
在一个实施例中，负电压调节器420连续地调节负电压150。在另一实施例中，负电压调节器420周期性地调节负电压150。
即使静态漏电由于受例如温度变化、电压波动、或制造工艺变化的影响而变化，漏电管理系统130也可以调节负电压150以最小化逻辑门115的静态漏电。漏电管理系统130最好能够全部集成在集成电路100上，避免位于集成电路100外部的元件产生负电压150。此外，优选在包括单阈值晶体管逻辑电路的集成电路100中使用漏电管理系统130，从而简化集成电路100的制造。
图6-图10进一步示出图4中的漏电管理系统130的实施例的细节。
图6为根据本发明的一个实施例，图4中的自适应漏电控制器(ALC)410的示意图。此实施例的ALC 410包括：第一模拟睡眠晶体管610、第二模拟睡眠晶体管620、差分(运算)放大器630、偏置晶体管640以及电压偏移晶体管650。应当理解，此实施例的ALC 410包括模拟电路，以连续确定是否调节图4中的负电压150。
还应当理解，虽然图6将偏置晶体管640描绘为这样的PMOS晶体管：栅极连接至漏极，以提供加在偏置晶体管640上的阻性压降，但是偏置晶体管640可以包括电阻。在具有PMOS偏置晶体管640的示例性实施例中，若干偏置晶体管640之间的匹配确保偏置晶体管640的运行基本上相同。示例性实施例的电压偏移晶体管650类似地包括这样的PMOS晶体管：栅极连接至漏极，以提供加在电压偏移晶体管650上的阻性压降。可选择地，电压偏移晶体管650可以包括电阻。
在图6中，负电压150(SLPB)提供给第一模拟睡眠晶体管610的栅极。负电压150相应地产生通过第一模拟睡眠晶体管610的第一电流。第一电流可以包括漏栅电流和/或漏源电流。通过第一模拟睡眠晶体管610的第一电流与逻辑门115的静态漏电成比例。第一电流在第一模拟睡眠晶体管610的漏极处产生加在偏置晶体管(电阻器)640上的第一压降。在差分放大器630的反相输入端感测到第一压降。
对于第二模拟睡眠晶体管620，电压偏移晶体管650的电阻使负电压150(SLPB)的大小减小一个电压偏移量。第二模拟睡眠晶体管620的栅极接收负电压150加上电压偏移量。负电压150加上电压偏移量产生通过第二模拟睡眠晶体管620的第二电流。第二电流可以包括漏栅电流和/或漏源电流。第二电流在第二模拟睡眠晶体管620的漏极处产生加在偏置晶体管(电阻器)640上的第二压降。在差分放大器630的非反相输入端感测到第二压降。
在运行中，由于电压偏移晶体管650，第二模拟睡眠晶体管620的栅极以相比于第一模拟睡眠晶体管610的栅极有一个微小的电压偏移量而运行。参照图3，电压偏移可以由点A与B之间的电压偏移量，或V(B)-V(A)来表示。作为电压偏移的结果，通过调节负电压150可以监测最小漏电点A，从而使I(B)基本上等于I(A)。应当理解，电压偏移晶体管650的运行参数影响电压偏移的大小。运行参数可以基于例如这样的考虑：例如负电压150上的噪声。
在对应于图3的工作原理中，如果负电压150的大小在第一睡眠晶体管610中产生相应于点B的第一电流I(B)，并且负电压150加上电压偏移量在第二睡眠晶体管620中产生相应于点A的第二电流I(A)，则差分放大器630产生CTRL信号，从而使负电压150的大小调节到I(A)基本上与I(B)相等为止。可选择地，如果负电压150使得第一模拟睡眠晶体管610和第二模拟睡眠晶体管620产生基本上相等的电流，从而I(A)＝I(B)，则差分放大器630维持CTRL信号的当前值。所得到的工作点的负电压为从理想工作点偏移这样一个值：这个值等于由通过电压偏移晶体管650的电流所产生的电压偏移的一半。如果栅极漏电可以忽略，则与图3的栅极电压曲线相比，漏电没有变化。在此情况下，CTRL信号降至其最小值，使电荷泵430(图4)工作在最大负电压。
结合图9的负电压调节器420，通过将负电压150连续控制在接近图3的最小漏电点A处，此实施例的ALC 410有利地将逻辑门115的静态漏电最小化。
图7为根据本发明的可选择实施例，图4的ALC 410的示意图。此实施例的ALC 410包括：充电晶体管710、电容器715、模拟睡眠晶体管720、比较器730、计数器740、以及寄存器750。通过控制器(未示出)切换充电晶体管710，以将电容器715充电至正供电电压(即VDD)。控制器也可以切换充电晶体管710，从而使电容器715一旦充电即可通过模拟睡眠晶体管720进行放电。比较器730、计数器740、以及寄存器750包括控制电路，以测量将电容器715放电至预设值VREF所需的时间。如参照图8所说明的，连接至寄存器750的状态逻辑机(state logic machine)(未示出)可以对存储在寄存器750中的值进行比较。
在ALC 410的这个实施例中，利用对应于静态漏电最小值的电容器715的最大放电时间，来向负电压调节器420(图4)产生CTRL信号的数字值。如果ALC 410确定调节负电压150，则ALC 410周期性地更新CTRL信号。参照图8说明此实施例的ALC 410的工作。
图8为根据图7中的ALC 410的实施例，用于最小化图2中的逻辑门115的静态漏电的方法的示意图。总的看来，该方法包括：将电容器715充电至正供电电压VDD；经由模拟睡眠晶体管720，以与逻辑门115的静态漏电成比例的速度将电容器放电；以及调节负电压150以最小化电容器715的放电速度。对应于通过模拟睡眠晶体管720的最小电流(即最小静态漏电)的负电压150将电容715的放电速度最小化，并且将电容器715的放电时间最大化。
在步骤805，将CTRL信号初始化为其最小值。将CTRL信号设定为其最小值，指示负电压调节器420使得睡眠信号SLPB 150的大小为其最小值。在步骤810，控制器切换充电晶体管710从而将电容器715充电至VDD。在步骤815，关断充电晶体管710从而使电容器715可以通过模拟睡眠晶体管720放电。在步骤820，将基准电压VREF设定为一个小于VDD的恒定电压(例如VDD/2)。在步骤825，比较器730在电容器715放电至VREF之后，向计数器740产生输出。计数器740确定将电容器715放电至VREF所需的时间。寄存器750存储计数器740的计数(即时间)。
在步骤827，将CTRL信号增加一位。在步骤830，控制器切换充电晶体管710从而将电容器715再次充电至VDD。在步骤840，关断充电晶体管710。在步骤860，比较器730在电容器715放电至VREF之后，向计数器740产生输出。计数器740确定在新的CTRL信号值和对应的SLPB信号值下，将电容器715放电所需的时间。
在步骤870，状态逻辑机将经过步骤830-860，用于当前过程的寄存器750的值(即对于新的CTRL信号值和对应的SLPB信号值，将电容器放电所需的时间)与经过步骤830-860，用于先前过程的寄存器750的值进行比较。如果用于当前过程的寄存器750的值相对于用于先前过程的寄存器750的值并不减小，则新的CTRL信号值与通过模拟睡眠晶体管720的静态漏电的较低值相对应。在此情况下，该方法返回到步骤827，以进一步增大CTRL信号并测量将电容器715放电所需的时间。可选择地，在步骤870，如果对应于通过模拟睡眠晶体管720的静态漏电的较高值，在当前过程中将电容器715放电所需的时间减少了，则先前存储的寄存器750的值与通过模拟睡眠晶体管720的静态漏电的最低值相对应。使用对应于最小静态漏电的CTRL信号的值控制负电压调节器420，以产生用于负电压150的适当的设置。
图7-图8的数字ALC 410的实施例的一个优点为CTRL信号包括数字信号。可以通过控制信号将数字CTRL信号发送至图1中的多个漏电管理器130。例如，由于硅为良好的导热体，因此使用具有漏电管理器130和功率岛管理器120的单个数字ALC 410是有利的。此实施例的多个功率岛管理器120中的每一个都包括负电压调节器420以及电荷泵430，因此可以根据需要将漏电控制系统130的功能分散在集成电路100上。
图9为根据本发明的一个实施例，用于最小化逻辑门115的静态漏电的图4中的负电压调节器420的示意图。负电压调节器420包括：用于接收负电压150的接口、第一分压器905、第二分压器915、以及比较器920。在一个实施例中，第一分压器905包括一组主体(bulk)连接至源极的堆叠PMOS晶体管(未示出)。应当理解，例如在第一分压器905中，一组主体连接至源极的三个等效堆叠PMOS晶体管提供三分压(divide-by-3)分压器。还应当理解，第一分压器905可以包括任意比例的划分。第一分压器905提供关于正电压源(例如VDD)的固定电压基准点(例如C点)。将此实施例的固定电压基准点连接至比较器920的负端。
类似地，在第二分压器915的固定电阻中，一组主体连接至源极的三个等效堆叠PMOS晶体管提供三分压分压器。应当理解，第二分压器915可以包括任意比例的划分。将此实施例的第二分压器915连接至比较器920的正端。
在结合由图6中的ALC 410产生的模拟CTRL信号的实施例中，根据负电压150以及接收到的由ALC 410产生的信号(CTRL)，第二分压器915的可变电阻器910允许第二分压器915产生可变电压基准(例如点D)。可变电阻器910可包括晶体管电路。根据CTRL信号，可变电阻器910在高阻抗与低阻抗之间变化。
结合图7-图8中的数字ALC 410，第二分压器915的可变电阻器910包括由数字CTRL信号控制的开关电阻网络。此实施例的可变电阻器910可包括两个或更多个开关电阻。可变电阻器910还可包括主体连接至源极的两个或更多个PMOS晶体管。
在工作中，负电压调节器420根据固定电压基准(C点)与可变电压基准(D点)之间的比较结果调节负电压150。比较器920可以产生使能(EN)信号来使能电荷泵430(图4)，以增加负电压150的大小。如果EN信号为低，则将从振荡器425(图4)到电荷泵430的交变信号禁能，阻止电荷泵430增加负电压150的大小。如果EN信号为高，则将来自振荡器425的交变信号使能，从而使电荷泵430增加负电压150的大小。因此，根据来自ALC 410的CTRL信号，比较器920控制电荷泵430，以增加负电压的大小或使其降低。
图10为根据本发明的一个实施例，用于最小化静态漏电的图4中的电荷泵430的示意图。电荷泵430包括：接口，接收正电压(例如VDD)；泵电容器1010；正交叉耦合旁栅(pass gate)1020以及负交叉耦合旁栅1030。泵电容1010在泵电容1010的第一端与正电压VDD连接。
此实施例的正交叉耦合旁栅1020与来自振荡器425(图4)的交变信号电容性地耦合。正交叉耦合旁栅1020经由第一PMOS开关1050将泵电容1010的第二端与虚地1040连接，以基于交变信号对泵电容1010进行充电。负交叉耦合旁栅1030与来自振荡器425的交变信号的互补信号电容性地耦合。负交叉耦合旁栅1030通过将泵电容1010的第二端经由第二PMOS开关1050连接至负输出端(例如负电压150)，基于交变信号的互补信号对泵电容1010进行放电。负输出端向睡眠晶体管210提供负电压150，以控制图2中的逻辑门115的静态漏电。
应当理解，交叉耦合旁栅1020和1030包括以欧姆接触而将PMOS晶体管的阱连接在一起的PMOS晶体管。SLP信号的接口配置为将衬底在正基准电压(例如VDD)与虚地1040之间切换。在退出睡眠模式时，通常激活SLP信号以防止产生VDD的电源通过PMOS开关1050与地短接，并且保证阱区中的任意PN结不会前向偏置。由于衬底的电压总是等于或大于PMOS晶体管的源极和漏极的电压，因此没有电流从晶体管流向衬底。SLP信号还能够禁用电荷泵430。
即使由于例如温度变化、电压波动、制造工艺的变化的影响而引起静态漏电的变化，包括图4-图10中的自适应漏电控制器410、负电压调节器420、以及电荷泵的漏电管理系统130也可以将逻辑门115的静态漏电最小化。漏电管理系统130可以全部集成在集成电路100上，避免了元件位于集成电路100的外部。此外，可以在包括单阈值晶体管逻辑电路的集成电路100中有利地使用漏电管理系统130，从而简化集成电路100的制造。
以上说明为示例性而非限制性的。在审阅本公开内容之后，本发明的许多变化对于本领域技术人员来说是显而易见的。因此，本发明的范围不是由以上说明所确定，而是应当参照所附权利要求及其全部等同范围来确定。
Claims (37)
1.一种用于将集成电路的静态漏电最小化的漏电管理系统，所述漏电控制系统包括：
发生器，配置为产生要提供给睡眠晶体管的控制信号；
监测器，配置为确定是否调节所述控制信号以将所述静态漏电最小化；以及
调节器，配置为根据确定结果调节所述控制信号。
2.如权利要求1所述的漏电管理系统，其中所述控制信号包括负电压。
3.如权利要求1所述的漏电管理系统，其中所述监测器配置为确定是否连续地调节所述负电压。
4.如权利要求1所述的漏电管理系统，其中所述监测器配置为确定是否周期性地调节所述负电压。
5.如权利要求1所述的漏电管理系统，其中所述睡眠晶体管配置为控制所述集成电路的逻辑门的静态漏电。
6.如权利要求5所述的漏电管理系统，其中所述逻辑门设置在所述集成电路的功率岛内。
7.一种用于将集成电路的静态漏电最小化的系统，所述系统包括：
电荷泵，配置为产生要提供给睡眠晶体管的负电压；
漏电控制器，配置为确定是否调节所述负电压以将所述静态漏电最小化；以及
负电压调节器，配置为根据确定结果调节所述负电压。
8.如权利要求7所述的系统，其中所述漏电控制器包括模拟睡眠晶体管。
9.如权利要求7所述的系统，其中所述漏电控制器配置为根据通过模拟睡眠晶体管的电流来确定是否调节所述负电压，其中所述电流与所述集成电路的逻辑门的静态漏电成比例。
10.如权利要求7所述的系统，其中所述漏电控制器进一步配置为确定是否连续地调节所述负电压。
11.如权利要求7所述的系统，其中所述漏电控制器进一步配置为确定是否周期性地调节所述负电压。
12.如权利要求7所述的系统，其中所述漏电控制器进一步配置为通过比较模拟睡眠晶体管的漏源电流与漏栅电流来确定是否调节所述负电压。
13.如权利要求12所述的系统，其中所述漏源电流基本上等于所述漏栅电流。
14.如权利要求7所述的系统，其中所述漏电控制器进一步配置为基于通过第一模拟睡眠晶体管的第一电流与通过第二模拟睡眠晶体管的第二电流的比较结果来确定是否调节所述负电压，所述负电压提供给所述第一模拟睡眠晶体管的栅极，所述负电压加上偏移电压提供给所述第二模拟睡眠晶体管的栅极。
15.如权利要求14所述的系统，其中通过所述第一模拟睡眠晶体管的所述第一电流基本上等于通过所述第二模拟睡眠晶体管的所述第二电流。
16.如权利要求7所述的系统，其中所述睡眠晶体管配置为控制所述集成电路的逻辑门的静态漏电。
17.如权利要求16所述的系统，其中所述逻辑门设置在所述集成电路的功率岛内。
18.一种用于将集成电路的静态漏电最小化的方法，所述方法包括：
产生要提供给睡眠晶体管的负电压；
确定是否调节所述负电压以最小化所述静态漏电；以及
根据确定结果调节所述负电压。
19.如权利要求18所述的方法，其中连续地确定是否调节所述负电压以及调节所述负电压。
20.如权利要求18所述的方法，其中周期性地确定是否调节所述负电压以及调节所述负电压。
21.如权利要求18所述的方法，还包括监测所述睡眠晶体管的一个或多个参数。
22.如权利要求21所述的方法，其中所述一个或多个参数包括漏源电流。
23.如权利要求18所述的方法，其中确定是否调节所述负电压包括将所述睡眠晶体管的漏源电流与漏栅电流进行比较。
24.如权利要求18所述的方法，其中确定是否调节所述负电压包括：
将所述负电压提供给模拟睡眠晶体管；
引起通过所述模拟睡眠晶体管的与所述静态漏电成比例的电流；以及
根据电流量确定是否调节所述负电压。
25.如权利要求18所述的方法，其中确定是否调节所述负电压包括：
将所述负电压提供给第一模拟睡眠晶体管以引起第一电流；
将所述负电压加上偏移电压提供给第二模拟睡眠晶体管以引起第二电流；以及
将所述第一电流与所述第二电流进行比较。
26.一种用于将集成电路的静态漏电最小化的自适应漏电控制器，包括：
电容器，配置为充电至正供电电压；
晶体管，配置为以与所述静态漏电成比例的速度对所述电容器进行放电；以及
控制电路，配置为确定是否调节提供给睡眠晶体管的负电压，所述睡眠晶体管配置为基于所述电容器的最小放电速度来控制所述静态漏电。
27.如权利要求26所述的自适应漏电控制器，其中所述控制电路包括：
可变基准电压；以及
测量电路，配置为测量将电容器放电至基本上等于所述可变基准电压所需的时间。
28.如权利要求27所述的自适应漏电控制器，其中所述测量电路包括计数器。
29.一种用于将集成电路的静态漏电最小化的方法，包括：
将电容器充电至正供电电压；
以与所述静态漏电成比例的速度对所述电容器进行放电；以及
调节提供给睡眠晶体管栅极的负电压以将所述电容器的放电速度最小化。
30.如权利要求29所述的方法，还包括测量将电容器放电至预设值的时间。
31.如权利要求29所述的方法，还包括：
测量将所述电容器放电至第一预设值所需的第一时间；
测量将所述电容器放电至第二预设值所需的第二时间；以及
根据所述第一时间与所述第二时间的比较结果调节所述负电压。
32.一种用于最小化集成电路的静态漏电的自适应漏电控制器，包括：
第一模拟睡眠晶体管，配置为接收负电压并产生与所述静态漏电成比例的第一电压；
第二模拟睡眠晶体管，配置为接收所述负电压的偏移并产生与所述静态漏电的差值成比例的第二电压。
控制电路，配置为基于所述第一电压与所述第二电压之间的比较结果来确定是否调节提供给睡眠晶体管的所述负电压，所述睡眠晶体管配置为控制所述静态漏电。
33.如权利要求32所述的自适应漏电控制器，其中所述控制电路还配置为基于所述第一电压与所述第二电压之间的是否基本上相等来确定是否调节提供给所述睡眠晶体管的所述负电压。
34.如权利要求32所述的自适应漏电控制器，其中所述第一模拟睡眠晶体管包括配置为在所述第一模拟睡眠晶体管的栅极接收所述负电压的NMOS晶体管，所述第二模拟睡眠晶体管包括配置为在所述第二模拟睡眠晶体管的栅极接收所述负电压的偏移的NMOS晶体管；以及所述控制电路包括与所述第一模拟睡眠晶体管的漏极和所述第二模拟睡眠晶体管的漏极连接的差分运算放大器。
35.一种用于最小化集成电路的静态漏电的负电压调节器，包括：
接口，配置为接收提供给睡眠晶体管的负电压，所述睡眠晶体管配置为控制所述静态漏电；
第一分压器，配置为提供关于正电压的固定电压基准；
第二分压器，配置为根据所述负电压和接收到的信号，产生可变电压基准；以及
比较器，配置为根据所述固定电压基准和所述可变电压基准的比较结果，调节所述负电压。
36.如权利要求35所述的负电压调节器，其中所述第二分压器包括开关电阻网络，所述接收到的信号包括数字信号。
37.如权利要求35所述的负电压调节器，其中所述第二分压器包括可变电阻器，所述接收到的信号包括模拟信号。
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