CN100490147C - 电子器件接线方法和结构 - Google Patents

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Abstract

本申请涉及电子器件接线方法和结构。具体来说，公开了一种集成电路结构和一种制造方法。其中该方法包括：在衬底的互连层中形成第一通孔，其中第一通孔具有第一尺寸的直径；在该互连层中形成第二通孔，其中第二通孔具有第二尺寸的直径，第二尺寸的直径大于第一尺寸的直径；其中，第二通孔包括不均匀的周界，其中，所述衬底被配置为具有大致1∶1比例(也就是相等数量)的第一通孔和第二通孔。所述第一和第二通孔是激光形成的，或者是用机械穿孔和光刻工艺中的任何一种形成的。通过顺序形成多个部分重叠的、尺寸为第一尺寸的直径的通孔，来形成所述第二通孔。其中，所述第一和第二通孔被布置为网格状，以用于电子器件的接线。

Description

电子器件接线方法和结构
技术领域
本发明的实施例总体上涉及集成电路技术，更具体地涉及用于集成电路的连接线结构及其形成方法。
背景技术
传统上，已经随着时间将半导体器件的工作电压降低到1伏特甚至更低。另外，由于更高的电路密度以及对于芯片的电源供应来说很重要的在衬底中导致电阻损耗的器件泄漏电流，功耗却增加了。传统的用于电子器件的衬底和电路板的电接线一般在一层上涉及单一的通孔直径。为了补充芯片的特定区域中的功率，希望有高电流容量的导体。同时，对于某些电介质比如氧化铝，阻抗匹配和对GHz工作频率的屏蔽也需要小直径的通孔以提供50欧姆的阻抗。
美国专利6,265,308(Bronner等，其整个公开内容通过引用整个被结合到本申请中)公开了一种在半导体层间电介质中形成线路的工艺。按照该专利的教导，一般，金属线的电阻是由其结构的高度、宽度和电阻率决定的。高度通常受到最小结构尺寸的阵列(例如存储器阵列)的限制。但是，由于这些区域中的容量和空间最小化，金属线的高度可能是有限的。相反，使用宽度大的线路会导致芯片尺寸增加。因此，由于高电阻线路的焦耳热效应，金属线的电阻总体上被限制到不允许高电流密度的值。
结果，被设计为承载高电流密度的电力总线和不允许沿着线路有大的电势梯度的信号线或者等势线一般被设计在附加的金属层上，使用较厚的金属高度，或者在较薄的金属层上使用宽的或者平行的线路，这样，同样地，倾向于增加芯片尺寸。这样，如果希望较厚的金属线以用于增加的电流容量(从而，例如，较高的总线速度)，则传统的制造厚金属线的技术一般包括增加金属层的厚度，增加金属层的数量。这每一种手段都增加芯片尺寸和工艺步骤的数量，从而导致制造时间和成本的增加。
另外，对于给定的导电材料和绝缘材料的组合，显著降低窄间距的金属线的电容的最理想的方法是使得金属叠层足够薄。类似地，通过相应地增加厚度来制造低电阻线。但是，在传统上，在同一金属层上不能将两种特性充分统一起来。另外，在每一层上使用单一通孔直径的传统设计倾向于损失阻抗和电源方面的要求。类似地，在用于衬底、电路板和可能用于集成电路器件的其它互连器件的电路设计和制造中遇到类似的限制。因此，仍然存在一种需要，要使穿过集成电路的衬底的线路通道能够被设计为同时满足阻抗和功率需求。
发明内容
鉴于前述，本发明的一个实施例提供了一种集成电路衬底，其包括多个布置为网格状、用于电子器件的接线的通孔，其中，所述多个通孔在衬底的同一互连层中具有变化的直径，其中，所述变化的直径包括第一尺寸的直径和第二尺寸的直径，所述第二尺寸的直径大于第一尺寸的直径，其中，所述多个通孔包括大致相等比例的第一尺寸的直径和第二尺寸的直径。根据本发明的一个实施例，第一尺寸的直径包括50-125微米的直径，第二尺寸的直径包括75-150微米的直径。在第一实施例中，衬底包括有机衬底，在第二实施例中，衬底包括无机衬底。
本发明的另一方面提供了一种形成集成电路衬底的方法，其中，该方法包括：在衬底的互连层中形成第一通孔，其中第一通孔具有第一尺寸的直径；在该互连层中形成第二通孔，其中第二通孔具有第二尺寸的直径，第二尺寸的直径大于第一尺寸的直径；其中，所述衬底被配置为具有大致相等数量的第一通孔和第二通孔。在第一实施例中，所述第一和第二通孔是激光形成的。在第二实施例中，所述第一通孔和第二通孔是用机械穿孔和光刻工艺中的任何一种形成的。另外，通过顺序形成多个部分重叠的、尺寸为第一尺寸的直径的通孔，来形成第二通孔。另外，第一通孔和第二通孔被布置为网格状以用于电子器件的接线，其中，第一尺寸的直径被配置为50-125微米的直径，第二尺寸的直径被配置为75-150微米的直径。在本发明的一个实施例中，衬底由有机材料形成，在本发明的第二实施例中，衬底由无机材料形成。
本发明的另一方面提供了一种形成集成电路衬底的方法，其中，该方法包括：在衬底的互连层中形成第一通孔，其中第一通孔具有第一尺寸的周长；通过顺序冲出多个部分重叠的、尺寸为第一尺寸的周长的通孔，来在该互连层中形成第二通孔，其中第二通孔包括不均匀的周界，第二尺寸的周界的尺寸被形成为大于第一尺寸的周界，其中，第二通孔包括不均匀的周界，其中，通过顺序形成多个部分重叠的、尺寸为第一尺寸的周长的通孔，来形成第二通孔，其中，所述第一和第二通孔是激光形成的，或者是用机械穿孔和光刻工艺中的任何一种形成的。其中，所述第一和第二通孔被布置为网格状，以用于电子器件的接线，其中，第一通孔和第二通孔的数量是大致相等的。
本发明的实施例实现了多种优点，包括使通孔剖面个性化的灵活性。这种灵活性优化了解决信号和电源通孔的混合体的相互冲突的需求的带宽设计。另外，在需要要求关键的额外带宽的通孔的情况下，会有另外的设计选择。通过牺牲通孔密度，能够将通孔剖面和/或通孔周边个性化，以降低高频损耗，同时保持目标特性阻抗(一般，对于单端线为大约50欧姆，或者100欧姆的阻抗差)。这种灵活性允许同时应付多重目标，同时将不希望有的电子特性的牺牲最小化。结合下面的说明和附图可以更好地理解本发明的实施例的上述以及其它方面。但是应当理解，下面的说明尽管指出了本发明的优选实施方式以及其许多具体细节，但是它们只是用于说明的目的而不是限制性的。在本发明的实施例的范围内可以进行许多变化和修改而不脱离本发明的实质。本发明的实施例应当包括所有这样的修改。
附图说明
从下面参照附图进行的详细说明可以更好地理解本发明的实施例。
图1是本发明一个实施例的集成电路衬底网格布置的示意图；
图2(A)和2(B)是本发明的一个实施例的小通孔的尺寸配置的俯视图；
图3(A)和3(B)是本发明的一个实施例的大通孔的尺寸配置的俯视图；
图4(A)和4(B)是本发明的一个实施例的优选方法的流程图；
图5(A)是用于说明根据本发明第一实施例形成大通孔的冲孔工序的俯视图；
图5(B)是从本发明第一实施例的图5(A)所示的冲孔工序所产生的大通孔的俯视图；
图6(A)是用于说明根据本发明第二实施例形成大通孔的冲孔工序的俯视图；
图6(B)是从本发明第二实施例的图6(A)所示的冲孔工序所产生的大通孔的俯视图；
图7(A)是用于说明根据本发明第三实施例形成大通孔的冲孔工序的俯视图；
图7(B)是从本发明第三实施例的图7(A)所示的冲孔工序所产生的大通孔的俯视图；
图8(A)是用于说明根据本发明第四实施例形成大通孔的冲孔工序的俯视图；
图8(B)是从本发明第四实施例的图8(A)所示的冲孔工序所产生的大通孔的俯视图；
图9(A)是用于说明根据本发明第五实施例形成大通孔的冲孔工序的俯视图；
图9(B)是从本发明第五实施例的图9(A)所示的冲孔工序所产生的大通孔的俯视图；
具体实施方式
下面结合在附图和下面的说明中详细说明的非限制性的实施例更充分地说明本发明的实施例以及各种特征和优点的细节。应当注意，附图中所示的特征结构不一定是按照比例绘制的。公知的部件和加工技术的描述也被省略了，以免不必要地使本发明的实施例不明确。这里所用的例子只是为了便于理解可以实施本发明的实施例的方式，并使得本领域的普通技术人员能够实现本发明的实施例。因此，不应将这些例子解释为限制本发明的实施例的范围。
如上所述，仍然需要将穿过集成电路的衬底的布线通道设计为能够满足阻抗和功率两方面的需要。本发明的实施例解决上述需要是通过提供这样一种技术：在集成电路衬底或者芯片载体的同一互连层中形成两种尺寸的通孔，利用使用小尺寸的通孔冲头的多次冲孔技术来形成大尺寸的通孔。也就是，本发明的实施例不是使用不同尺寸的冲头来形成不同尺寸的通孔，而是只用一种尺寸的冲头来形成不同尺寸的通孔。现在看附图，具体地是看图1到图9(B)，在所有的附图中，相同的附图标记表示对应的特征结构。在附图中图示了本发明的优选实施方式。
图1图解了集成电路衬底10，其包括布置为网格状的多个通孔20、25，以供电子器件(未图示)的接线使用。如图2A到3(B)所示，多个通孔20、25在衬底10的同一互连层15中包括不同的直径D1、D2和不均匀的周界C2，其中所述不同的直径包括第一尺寸的直径D1和第二尺寸的直径D2，第二尺寸的直径D2大于第一尺寸的直径D1。另外，具有第二尺寸的直径D2的通孔20、25具有不均匀的周界C2。或者，周界C2可以是均匀的。另外，布置为网格状的所述多个通孔20、25的第一尺寸D1的直径和第二尺寸D2的直径的比例大约为1:1(也就是数量大致相等)。具有第二尺寸的直径D2的通孔25包括多个交叠的冲孔标记，其中冲孔标记具有第一尺寸的直径D1。根据本发明的一个实施例，第一尺寸的直径D1为在50-125微米范围内的直径(最好是大约60微米)，第二尺寸的直径D2为75-150微米范围内的直径(最好是大约100微米)。因此，通过将第一和第二通孔20、25近似为总体圆形的结构，可以使用通式C＝πD计算相应的周长C1和C2，其中对于相应的60微米直径的通孔20，C1大约是189微米。对于相应的100微米直径的通孔25，C2大约是314微米。在第一实施例中，衬底10包括有机衬底。在第二实施例中，衬底10包括无机衬底。
本发明的实施例提供了选择性地形成大通孔25，以改善对所连接的芯片(未图示)的特定区域的电流供应。这是用机械、光刻或者激光开孔工艺(或者其它已知的成孔工艺)实现的，通过多次冲孔的通孔图案或者用激光处理形成大尺寸通孔，增大选定的通孔结构的尺寸。这允许，例如在陶瓷中，当在上覆的互连层15中选择性地设置大通孔25以向芯片(未图示)的高功率区馈电时，将较小的通孔20用来屏蔽信号以获得50欧姆的阻抗，同时降低衬底10内由于通孔电阻而产生的总体电流下降。用于冲孔和图案淀积的已知工艺，比如加网(眼)(screening)，可以用于形成大通孔25，包括使用传统的膏和掩模配置来填充这些大通孔25。另外，可以将包括导电金属的线和网眼图案按照需要连接到部分或者全部大通孔25，以电连接大通孔25。
信号线通孔带宽主要由其特征阻抗决定，需要大约50欧姆。选择该值以与其它互连器件和相邻布线的阻抗匹配。另外，信号迹线，包括小通孔20，必须被屏蔽并被相邻电源(大)通孔25隔离，以使信号线之间的串扰最小化到可接受的水平。在信号通孔20和电源通孔25的比例大约为1:1时，实现了电源通孔屏蔽的大部分优点。与这些阻抗和串扰要求一致的直径使得信号通孔直径相对于电源通孔25来说变小，当密度(也就是穿过层的通孔数量)增加时尤其如此。减小信号通孔20对电源通孔25的比例会显著地进一步要求减小信号通孔直径，而显著地增加信号通孔对电源通孔的比例(以容忍更大直径的信号通孔)会增加信号迹线之间的串扰。
另一方面，电源通孔25要求非常低的阻抗和非常低的直流电阻。随着电流所需求的电流增加，而电压和允许的变化变得更有限制性，该要求就越来越关键。这是用大直径的通孔25或者大横剖面的电源通孔25实现的。
在图4(A)和4(B)的流程图中图解了本发明的其它实施例(同时参看图1到3(B)中图示的部件)。图4(A)图解了形成集成电路衬底10的方法，其中，该方法包括在衬底10的互连层15中形成(101)第一通孔20，其中，第一通孔20包括第一尺寸的直径D1；在该互连层15中形成(103)第二通孔25，其中第二通孔25包括第二尺寸的直径D2，其中，第二尺寸的直径D2大于第一尺寸的直径D1，其中，第二通孔25包括不均匀的周界C2，其中，衬底10被配置为具有大致1:1比例的第一和第二通孔20、25(也就是第一通孔20和第二通孔25的数量大约相等)。在第一实施例中，第一通孔20和第二通孔25是激光形成的。在第二实施例中，用机械冲孔方法形成第一和第二通孔20、25。另外，通过顺序形成多个部分重叠的具有第一尺寸的直径D1的通孔来形成第二通孔25。
图4(B)图解了形成集成电路衬底(或者芯片载体)10的方法。其中，该方法包括在衬底10的互连层15中形成(105)第一通孔20，其中，第一通孔20包括第一尺寸的周长C1；在互连层15中顺序地冲出(107)多个部分重叠的具有第一尺寸的周长C1的通孔20以形成第二通孔25，其中第二通孔25包括第二尺寸的周长C2。第二尺寸的周长C2大于第一尺寸的周长C1，其中，第二通孔25包括不均匀的周界C2，其中，通过顺序地形成多个部分重叠的具有第一尺寸的周长C1的通孔，形成第二通孔25。
图5(A)图解了根据本发明的第一实施例，形成大通孔25的冲孔工序。总体来说，用具有直径D1和周长C1的冲头(也就是按小通孔20配置的冲头)以交叠的方式顺序冲孔，形成大通孔25(具有直径D2和周长C2)，比如图5(B)所示。该冲孔工序可以以任何顺序进行。例如，图5(A)图解了如虚线箭头所示的交叉(对角线)冲孔顺序，其中先冲左上，接着右下，然后左下，最后右上。一般来说，冲孔工序规定了稍微偏移的顺序冲孔工序，从而以相对于前一个冲出的孔大约10-20微米的偏移进行多个小通孔的冲孔行程。同样，用于形成大通孔25的冲孔工序可以用任何顺序执行，本发明的实施例不限于任何特定的冲孔顺序。
图6(A)和6(B)分别图解了根据本发明第二实施例的线性冲孔工序和相应的大通孔25的结构，其中，大通孔25的结构为哑铃状的“8”字形结构。图7(A)和7(B)分别图解了根据本发明第三实施例的三角形冲孔工序和大通孔25的结构。图8(A)和8(B)分别图解了根据本发明第四实施例的平行四边形冲孔工序和大通孔25的结构。图9(A)和9(B)分别图解了根据本发明第五实施例的六边形冲孔工序和大通孔25的结构。根据本发明的实施例，其它的结构也是可能的。另外，图案的组合也是可能的。本发明的实施例不限于任何特定的结构或者图案。
本发明的实施例提供了多层衬底10，其可以是陶瓷衬底或者有机衬底，其中有一方面用于电源/接地的、另一方面用于信号的不同尺寸的通孔20、25。作为有益效果，小通孔20为信号提供屏蔽，大通孔25提供电气特性增强的电源/接地。可以用“步冲(分段冲裁)”(nibbling)技术形成大通孔25，在这种技术中，冲出几个小通孔20以形成一个大通孔25。另外，也可以以这种方式形成缝状的通孔。通过以这种方式形成大通孔25，只需要使用一个冲头来形成小通孔20和大通孔25，从而更快和更有效地冲出通孔20、25。
本发明的实施例实现了多种优点，包括使通孔横剖面个性化的灵活性。这种灵活性优化了带宽设计，以对付信号通孔和电源通孔20、25的同时存在所产生的相冲突的需求。另外，对于需要一些具有额外的带宽需求的通孔的情况，就具有额外的设计上的选择。通过牺牲通孔密度，能够将通孔横剖面和/或通孔周界个性化，以降低高频损耗，同时保持目标特征阻抗(对于单端线来说一般大约为50欧姆，或者100欧姆的阻抗差)。这种灵活性允许应付多重目标，同时将不希望有的电气特性损失降至最低。
这样，前面对具体实施例的说明完全揭示了本发明的总体性质，其它的人运用目前的知识能够容易地修改这些具体实施例或者使之适应各种应用，而不超出本发明的设计构思。因此，这样的适应或者修改应当被理解为在所公开的实施例的含义或者等效范围内。应当理解，这里所使用的短语或者技术术语只是为了说明的目的而非限制的目的。因此，尽管上面就优选实施例描述了本发明，但是本领域的普通技术人员会认识到在所附权利要求的实质范围内，可以在实施本发明的实施例时加以修改。

Claims (18)

1.一种集成电路衬底，包括：
多个通孔，所述多个通孔在衬底的同一互连层中具有变化的直径，
其中，所述变化的直径包括第一尺寸的直径和第二尺寸的直径，所述第二尺寸的直径大于第一尺寸的直径，并且，
所述多个通孔包括大致相等比例的、具有第一尺寸的直径的第一通孔和具有第二尺寸的直径的第二通孔；
其中，通过顺序形成多个部分重叠的、尺寸为第一尺寸的直径的通孔，来形成所述第二通孔。
2.如权利要求1所述的集成电路衬底，其中，所述多个通孔被布置为网格状。
3.如权利要求1所述的集成电路衬底，其中，所述第一尺寸的直径包括50-125微米的直径。
4.如权利要求1所述的集成电路衬底，其中，所述第二尺寸的直径包括75-150微米的直径。
5.如权利要求1所述的集成电路衬底，其中，所述衬底包括有机衬底。
6.如权利要求1所述的集成电路衬底，其中，所述衬底包括无机衬底。
7.一种形成集成电路衬底的方法，包括：
在衬底的互连层中形成第一通孔，其中第一通孔具有第一尺寸的直径；
在该互连层中形成第二通孔，其中第二通孔具有第二尺寸的直径，第二尺寸的直径大于第一尺寸的直径；
其中，所述衬底被配置为具有大致相等数量的第一通孔和第二通孔；
其中，通过顺序形成多个部分重叠的、尺寸为第一尺寸的直径的通孔，来形成所述第二通孔。
8.如权利要求7所述的方法，所述第一和第二通孔是激光形成的。
9.如权利要求7所述的方法，其中，所述第一通孔和第二通孔是用机械穿孔和光刻工艺中的任何一种形成的。
10.如权利要求7所述的方法，其中，第一通孔和第二通孔被布置为网格状。
11.如权利要求7所述的方法，其中，第一尺寸的直径被配置为50-125微米的直径。
12.如权利要求7所述的方法，其中，第二尺寸的直径被配置为75-150微米的直径。
13.如权利要求7所述的方法，其中，衬底由有机材料形成。
14.如权利要求7所述的方法，其中，衬底由无机材料形成。
15.一种形成集成电路衬底的方法，包括：
在衬底的互连层中形成第一通孔，其中第一通孔具有第一尺寸的周长；
在该互连层中形成第二通孔，其中第二通孔具有第二尺寸的周长，所述第二尺寸的周长大于所述第一尺寸的周长；
在所述互连层中顺序冲制多个部分重叠的、尺寸为第一尺寸的周长的通孔，来形成第二通孔。
16.如权利要求15所述的方法，其中，所述第一和第二通孔是激光形成的。
17.如权利要求15所述的方法，其中，所述第一和第二通孔是用机械穿孔和光刻工艺中的任何一种形成的。
18.如权利要求15所述的方法，其中，所述第一和第二通孔被布置为网格状，第一通孔和第二通孔的数量是大致相等的。
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