CN100490104C - 封装晶片的模封阵列处理过程以及使用的基板条 - Google Patents

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Abstract

本发明是有关于一种封装晶片的模封阵列处理过程以及使用的基板条。其是在一基板条上设置有复数个晶片，并以转移模制方式形成一封胶体，以连续地覆盖该基板条的复数个基板单元。其中，该基板条是包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，且在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列。因此，藉由基板单元的排列改变，能在不需要增加缓流障碍物元件的条件下达到晶片的中央与侧边模流平衡，在晶片旁边不会有封装气泡。

Description

封装晶片的模封阵列处理过程以及使用的基板条
技术领域
本发明涉及一种晶片封装技术，特别是涉及一种封装晶片的模封阵列处理过程(Mold Array Process，MAP)以及使用的基板条。
背景技术
在半导体封装领域中，对于晶片的保护可以利用模制形成的封胶体达成，在一具有复数个基板单元的基板条上，复数个封胶体可预先对应于基板单元的尺寸与数量而能单颗独立成形。另一模制方法为先以一封胶体全面且连续地形成在一基板条上，沿着该些基板条的切割道切割该封胶体与该基板条，可以得到方块形的模封阵列处理(Mold Array Process，MAP)型态的半导体封装构造。因此，模封阵列处理(Mold Array Process，MAP)技术相较于早期传统的单颗模封方式可以增加模具的通用性、大幅降低封胶体的制造成本并提升封装效率。
请参阅图1所示，是一种现有习知的半导体封装构造的截面示意图，现有习知的MAP型态半导体封装构造100，主要包含一基板单元110、一晶片120以及一封胶体130。其与传统单颗模封的半导体封装构造的最大差异在于，该封胶体130具有四周切割面，其是与该基板单元110的切割边缘为纵向对齐。该晶片120是设置于该基板单元110上。打线形成的复数个焊线140电性连接该晶片120的焊垫121至该基板单元110，该封胶体130是以模封方式形成于该基板单元110上，而该基板单元110的下方可以设有复数个例如焊球的外接端子150。该封胶体130是具有与该基板单元110对齐的切割面。然而模封阵列处理(MAP)制程，容易在晶片120的一侧边形成一封装气泡131。
上述问题请参阅图2所示，是绘示在现有习知模封阵列处理过程中一封胶体在阵列型态基板上流动速度差异的示意图。这是由于在模封阵列处理(MAP)制程中，复数个基板单元110是二维阵列(two-dimensional arrays)方式配置并一体连接于一基板条，一封胶体130在熟化前的前驱材料依模封方向132以模封方式大面积覆盖该些基板单元110，由于该些晶片120会阻挡前驱材料的模流速度，故该封胶体130的前驱材料在该些晶片120的模流速度会小于在该些基板单元110两侧的模流速度，且在越后段排列的晶片120部分，在该些基板单元110中央(具有晶片120的部位)的模流覆盖面积与在该些基板单元110两侧的模流覆盖面积差异会越来越大，导致后排晶片的后侧边的空气来不及排出，会存在有MAP封装气泡131的问题。
中国台湾专利第I240395号“阵列型态基板上封胶方法”提出一种解决MAP封装气泡的半导体封装技术。如图3所示，是另一种现有习知的半导体封装构造的截面示意图。另一种现有习知的半导体封装构造200，主要包含一基板单元210、复数个障碍物220、一晶片230以及一封胶体240。该些障碍物220是设置在该基板单元210之上。该晶片230是设置于该基板单元210上。打线形成的复数个焊线250电性连接该晶片230的焊垫231至该基板单元210，该封胶体240是以模封方式形成于基板单元210上，而该基板单元210的下方可以设有复数个例如焊球的外接端子260。其中，该障碍物220可以减缓晶片两侧的模流速度，而与该些基板单元210上表面中央且具有晶片230部分的模流速度相当，以解决MAP封装气泡的问题。然而该些障碍物220是为额外附加在基板单元210上，会增加制程步骤与封装成本。因此，由于增加了半导体封装构造的元件，变更原设计组成，需要重新验证其产品特性。
有鉴于上述现有的模封阵列处理过程存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的封装晶片的模封阵列处理过程以及使用的基板条，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的模封阵列处理过程存在的缺陷，而提供一种新的封装晶片的模封阵列处理过程以及使用的基板条，所要解决的技术问题是使其利用基板条内基板单元的排列变化，解决封胶体模流速度不一致的问题，可以达到晶片的中央与侧边的模流平衡，不会在晶片旁边产生MAP封装气泡，并且能够省略先前现有技术中的封胶内置障碍物(obstruction insidc cncapsulant)，故能以不改变原有半导体封装构造的元件与组成仍具备有消除MAP封装气泡的功效，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种封装晶片的模封阵列处理过程，其包括以下步骤：提供一基板条，其包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列，一维阵列表示前述同一排的基板单元为线性等距排列，非二维阵列表示前述不同排的基板单元的组合不是如同象棋棋盘般对齐的矩阵排列；设置复数个晶片于该基板条的上表面，并位于对应的该些第一排基板单元与该些第二排基板单元内；以及以传递模塑法形成一封胶体于该基板条的上表面，其是连续地覆盖该些第一排基板单元与该些第二排基板单元，以密封该些晶片。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的封装晶片的模封阵列处理过程，其中所述的该些第一排基板单元之间的切割道是对准于相邻该些第二排基板单元的中心线。
前述的封装晶片的模封阵列处理过程，其中所述的封胶体在该些第一排基板单元之间的切割道的模流速度是被该些第二排基板单元上的晶片阻挡而减缓，以达到模流平衡。
前述的封装晶片的模封阵列处理过程，其另包含有形成复数个焊线，其是电性连接该些晶片至该基板条。
前述的封装晶片的模封阵列处理过程，其另包含有：设置复数个外接端子，其是接合在该基板条的下表面。
前述的封装晶片的模封阵列处理过程，其中所述的基板条的上表面是设有至少一注浇口，其是与最邻近的该些第一排基板单元为同侧排列，且由该注浇口提供的模流方向是与该些第一排基板单元的排列方向概呈垂直。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种适用于模封阵列处理过程的基板条，其是包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列，一维阵列表示前述同一排的基板单元为线性等距排列，非二维阵列表示前述不同排的基板单元的组合不是如同象棋棋盘般对齐的矩阵排列。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的适用于模封阵列处理过程的基板条，其中所述的该些第一排基板单元之间的切割道是对准于相邻该些第二排基板单元的中心线。
前述的适用于模封阵列处理过程的基板条，其中所述的该些第一排基板单元与该些第二排基板单元是为等尺寸的矩形、六角形或八角形。
前述的适用于模封阵列处理过程的基板条，其中所述的基板条的上表面设有至少一注浇口，其是与最邻近的该些第一排基板单元为同侧排列。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，依据本发明的一种封装晶片的模封阵列处理过程，主要包含以下步骤：提供一基板条是包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列。设置复数个晶片于该基板条的上表面并位于对应的该些第一排基板单元与该些第二排基板单元内。以转移模制方式形成一封胶体于该基板条的上表面，其是连续且实质地覆盖该些第一排基板单元与该些第二排基板单元，以密封该些晶片。本发明另揭示了一种在该模封阵列处理过程所使用的基板条。
在前述的封装晶片的模封阵列处理过程中，该些第一排基板单元之间的切割道是对准于相邻该些第二排基板单元的中心线。
在前述的封装晶片的模封阵列处理过程中，该封胶体在该些第一排基板单元之间的切割道的模流速度是被该些第二排基板单元上的晶片阻挡而减缓，以达到模流平衡。
在前述的封装晶片的模封阵列处理过程中，该些第一排基板单元与该些第二排基板单元是为等尺寸的矩形、六角形或八角形。
在前述的封装晶片的模封阵列处理过程中，另包含有：形成复数个焊线，其是电性连接该些晶片至该基板条。
在前述的封装晶片的模封阵列处理过程中，另包含有：设置复数个外接端子，其是接合在该基板条的下表面。
在前述的封装晶片的模封阵列处理过程中，该些外接端子是包含焊球。
在前述的封装晶片的模封阵列处理过程中，该基板条的上表面是设有至少一注浇口，其是与最邻近的该些第一排基板单元为同侧排列。
在前述的封装晶片的模封阵列处理过程中，由该注浇口提供的模流方向是与该些第一排基板单元的排列方向概呈垂直。
借由上述技术方案，本发明封装晶片的模封阵列处理过程以及使用的基板条至少具有下列优点：本发明克服了现有的模封阵列处理过程存在的缺陷，其利用基板条内基板单元的排列变化，解决了封胶体模流速度不一致的问题，可以达到晶片的中央与侧边的模流平衡，不会在晶片旁边产生MAP封装气泡，并且能够省略先前现有技术中的封胶内置障碍物(obstructioninside encapsulant)，故能以不改变原有半导体封装构造的元件与组成仍具备有消除MAP封装气泡的功效，从而更加适于实用。
综上所述，本发明是有关于一种封装晶片的模封阵列处理过程以及使用的基板条。其是在一基板条上设置复数个晶片，并以转移模制方式形成一封胶体，以连续地覆盖该基板条的复数个基板单元。其中，该基板条包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，且在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列。因此，藉由基板单元的排列改变，能在不需要增加缓流障碍物元件的条件下达到晶片的中央与侧边模流平衡，在晶片旁边不会有封装气泡。本发明具有上述诸多优点及实用价值，其不论在制造方法、产品结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的模封阵列处理过程具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一种现有习知的半导体封装构造的截面示意图。
图2是绘示在现有习知模封阵列处理过程中一封胶体在阵列型态基板上流动速度差异的示意图。
图3是另一种现有习知的半导体封装构造的截面示意图。
图4A至图4F是依据本发明的第一具体实施例，在该半导体封装构造的模封阵列处理过程中其基板条截面示意图。
图5A至图5C是依据本发明的第二具体实施例，另一种封装晶片的模封阵列处理过程的截面示意图。
100：半导体封装构造          110：基板单元
120：晶片                    121：焊垫
130：封胶体                  131：气泡
132：模流方向                140：焊线
150：外接端子                200：半导体封装构造
210：基板单元                220：障碍物
230：晶片                    231：焊垫
240：封胶体                  250：焊线
260：外接端子                310：基板条
311：第一排基板单元          311A：切割道
311B：切割道                 312：第二排基板单元
312A：切割道                 313：上表面
314：下表面                  315：注浇口
320：晶片                    321：焊垫
322：焊线                    330：封胶体
331：模流方向                340：外接端子
410：基板条                  411：第一排基板单元
411A：切割道                 412：第二排基板单元
412A：切割道                 413：注浇口
420：晶片                    421：焊线
431：模流方向
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的封装晶片的模封阵列处理过程以及使用的基板条其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。
在本发明的第一具体实施例中，请配合参阅图4A至图4F所示，是依据本发明的第一具体实施例，在该半导体封装构造的模封阵列处理过程中其基板条截面示意图，揭示一种封装晶片的模封阵列处理过程，其包括以下步骤：
首先，如图4A所示，提供一基板条310，其包含有复数个呈一维阵列的第一排基板单元311与复数个呈一维阵列的第二排基板单元312，其中第一排基板单元311与第二排基板单元312是为排与排的邻接间隔。所谓“一维阵列”(one-dimensional arrays)是指复数个元件为线性等距排列。此外，如图4E所示，该基板条310具有一上表面313与一下表面314，该上表面313是可供一封胶体330的形成，该下表面314是可供接合复数个外接端子340，以供对外表面接合。在本实施例中，该基板条310可为一印刷电路板，其内部设有两面导通的线路结构。此外，该些第一排基板单元311与该些第二排基板单元312可为等尺寸的矩形、六角形或八角形。在本实施例中，第一排基板单元311与第二排基板单元312是具有概呈矩形的上表面。
请再参阅图4A所示，在该些第一排基板单元311之间的切割道311A是不对准于在该些第二排基板单元312之间的切割道312A，以使该些第一排基板单元311与该些第二排基板单元312为非二维阵列。所谓“非二维阵列”(Non two-dimensional arrays)是指复数个元件的纵向与横向排列并不是如同象棋棋盘般对齐的矩阵排列。
在本实施例中，在该些第一排基板单元311之间的切割道311A是对准于相邻该些第二排基板单元312的中心线。该基板条310的上表面313是设有至少一注浇口315，其是与最邻近的该些第一排基板单元311为同侧排列，该注浇口315是邻近如图4A所示的其中一较近第一排基板单元311的侧向切割道311B。
请参阅图4B图所示，设置复数个晶片320于该基板条310的上表面313并位于对应的该些第一排基板单元311与该些第二排基板单元312内。之后，如图4C所示，利用打线技术形成复数个焊线322。请配合参阅图4E所示，该些焊线322是电性连接该些晶片320的复数个焊垫321至该基板条310。
请参阅图4D与图4E所示，以转移模制(transfer molding)方式形成一封胶体330于该基板条310的上表面313，其是连续且实质地覆盖该些第一排基板单元311与该些第二排基板单元312，以密封该些晶片320。如图4D图所示，在本实施例中，由该注浇口315提供的模流方向331是与该些第一排基板单元311的排列方向概呈垂直。由于该封胶体330在该些第一排基板单元311之间的切割道311A的模流速度是被该些第二排基板单元312上的晶片320阻挡而减缓，以达到模流平衡，故能防止在较后段晶片320的侧面产生MAP封装气泡。如图4E所示，在脱模之后，可在不需附加现有习知内置于封胶体的障碍物的情况下能够解决现有习知MAP封装气泡的问题。
最后，请参阅图4F所示，可以锯切(sawing)方式切割该封胶体330与该基板条310，得到复数个半导体封装构造。
此外，再如图4E所示，上述的封装晶片的模封阵列处理过程中可另包含一步骤：设置复数个外接端子340，其是接合在该基板条310的下表面314。该些外接端子340可包含焊球(solder ball)，以制成球格阵列(BGA)的半导体封装构造。
因此，在上述的半导体封装构造中，能在模封阵列处理(MAP)过程中达到该基板条310在每一封装单元311与312的晶片320中央与侧边模流的平衡，不会在晶片320后侧旁边产生MAP封装气泡。其仅以原有元件的基板单元的排列变化便可达到解决MAP封装气泡问题的功效，而不需要在封胶体内额外附加障碍物。
请参阅图5A至图5C所示，是依据本发明的第二具体实施例，另一种封装晶片的模封阵列处理过程的截面示意图。在本发明的第二具体实施例中，揭示了另一种封装晶片的模封阵列处理过程，其包括以下步骤：
请参阅图5A所示，首先提供一基板条410，其是包含有复数个呈一维阵列的第一排基板单元411与复数个呈一维阵列的第二排基板单元412。并且，在该些第一排基板单元411之间的切割道411A是不对准于在该些第二排基板单元412之间的切割道412A，以使该些第一排基板单元411与该些第二排基板单元412为“非二维阵列”。该基板条410的上表面设有至少一注浇口413，其是与最邻近的该些第一排基板单元411为同侧排列。在本实施例中，该些第一排基板单元411与该些第二排基板单元412是为等尺寸的矩形、六角形或八角形。
之后，如图5B所示，设置复数个晶片420于该基板条410的上表面并位于对应的该些第一排基板单元411与该些第二排基板单元412内。最后，如图5C所示，形成复数个焊线421，其是电性连接该些晶片420至该基板条410。再以转移模制方式形成一封胶体(图中未绘出)于该基板条410的上表面，其是连续且实质地覆盖该些第一排基板单元411与该些第二排基板单元412，以密封该些晶片420。其中，由该注浇口414提供封胶体的模流方向431是与该些第一排基板单元411的排列方向概呈垂直。在本实施例中，该封胶体在该些第一排基板单元411之间的切割道411A的模流速度是被该些第二排基板单元412上的晶片420阻挡而减缓，以达到模流平衡。因此，能够在不需要额外增加缓流障碍物元件的条件下便可达到在晶片420的中央与侧边模流平衡，在晶片420旁边不会有MAP封装气泡。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1、一种封装晶片的模封阵列处理过程，其特征在于其包括以下步骤：
提供一基板条，其包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列，一维阵列表示前述同一排的基板单元为线性等距排列，非二维阵列表示前述不同排的基板单元的组合不是如同象棋棋盘般对齐的矩阵排列；
设置复数个晶片于该基板条的上表面，并位于对应的该些第一排基板单元与该些第二排基板单元内；以及
以传递模塑法形成一封胶体于该基板条的上表面，其是连续地覆盖该些第一排基板单元与该些第二排基板单元，以密封该些晶片。
2、根据权利要求1所述的封装晶片的模封阵列处理过程，其特征在于其中所述的该些第一排基板单元之间的切割道是对准于相邻该些第二排基板单元的中心线。
3、根据权利要求1或2所述的封装晶片的模封阵列处理过程，其特征在于其中所述的封胶体在该些第一排基板单元之间的切割道的模流速度是被该些第二排基板单元上的晶片阻挡而减缓，以达到模流平衡。
4、根据权利要求1所述的封装晶片的模封阵列处理过程，其特征在于其另包含有：形成复数个焊线，其是电性连接该些晶片至该基板条。
5、根据权利要求1或4所述的封装晶片的模封阵列处理过程，其特征在于其另包含有：设置复数个外接端子，其是接合在该基板条的下表面。
6、根据权利要求1所述的封装晶片的模封阵列处理过程，其特征在于其中所述的基板条的上表面是设有至少一注浇口，其是与最邻近的该些第一排基板单元为同侧排列，且由该注浇口提供的模流方向是与该些第一排基板单元的排列方向概呈垂直。
7、一种适用于模封阵列处理过程的基板条，其特征在于其是包含有复数个呈一维阵列的第一排基板单元与复数个呈一维阵列的第二排基板单元，在该些第一排基板单元之间的切割道是不对准于在该些第二排基板单元之间的切割道，以使该些第一排基板单元与该些第二排基板单元为非二维阵列，一维阵列表示前述同一排的基板单元为线性等距排列，非二维阵列表示前述不同排的基板单元的组合不是如同象棋棋盘般对齐的矩阵排列。
8、根据权利要求7所述的适用于模封阵列处理过程的基板条，其特征在于其中所述的该些第一排基板单元之间的切割道是对准于相邻该些第二排基板单元的中心线。
9、根据权利要求7所述的适用于模封阵列处理过程的基板条，其特征在于其中所述的该些第一排基板单元与该些第二排基板单元是为等尺寸的矩形、六角形或八角形。
10、根据权利要求7所述的适用于模封阵列处理过程的基板条，其特征在于其中所述的基板条的上表面设有至少一注浇口，其是与最邻近的该些第一排基板单元为同侧排列。
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