CN100485656C - 数字信号处理集成电路及执行信号处理操作的方法 - Google Patents

Abstract

一种数字信号处理集成电路，包括互连且被编程的或可编程的数字信号处理器(10)的阵列。将可构造的多路复用电路(12)设置在IO连接(11a、b)与至少多个数字信号处理器(10)的IO端口之间。在结构数据的控制下构造多路复用电路(12)，以便多路复用电路(12)仅使来自多个数字信号处理器(10)中的由结构数据所选择的数字信号处理器的IO端口的IO信号具有访问IO连接的作用。优选地，每一个数字信号处理器(10)与其他数字信号处理电路分离地使其IO端口共同地耦合到多个多路复用电路(12)。优选地，将多路复用电路(12)设置成将用于外围电路的控制信号值分别与来自相应数字信号处理器(10)中的不同数字信号处理器的相应的、独立可构造的IO信号值相关联。

Description

数字信号处理集成电路及执行信号处理操作的方法

技术领域

本发明涉及数字信号处理，且尤其涉及具有多个并行操作的编程数字信号处理器的数字信号处理电路。

背景技术

数字信号处理电路普遍存在于现代的消费电子设备中。信号处理电路与一般计算机的不同之处在于：为了接受、传输、呈现、记录等目的，它们接收和/或输出实时或接近实时的信号流，例如音频或视频信号流。在不确定的时限内对来自这些流的数据一再地实施相同的处理操作。

需要实时或接近实时的信号流处理，这要求高处理容量。US专利No.6,456,628公开了如何并行地使用多个具有数字信号处理器的电路板来提供高处理容量。为了充分地利用并行处理器的处理容量，要消除通信瓶颈。为了该目的，该专利中的数字信号处理器除了共享的总线连接之外还具有在所选择的数字信号处理器对之间的局部(单个处理器至单个处理器)通信连接。此外，每一数字信号处理器具有在共享总线外的其自己的到子板的外部I/O接口。这一般用于数字信号处理。在通用计算机中，通常通过共享总线来连接I/O接口，但是在数字信号处理系统中，这会干扰大多数信号流的实时特性。

在操作期间，通常对每一数字信号处理器进行编程以执行复杂处理操作中的各个不同部分。通常，对前端数字信号处理器进行编程以输入信号采样流并对该流的各个采样重复执行第一处理操作。前端数字信号处理器将第一处理操作的结果经由局部连接传送到下一数字信号处理器。对下一个数字信号处理器进行编程以执行第二处理操作并传送其结果等等，后端数字处理器输出被处理的信号采样流。

明显地，可以通过使数字信号处理器板的数量适合于应用的需求来控制这种类型的多处理器系统的成本。对于给定的应用，对于不同的信号处理器写入一组程序，安装所需数量的数字信号处理板，并将流输入和输出耦合到形成系统的前端和后端的处理板的外部I/O接口。

这种信号处理系统的集成看起来似乎简单。仅必须在集成电路中实现来自电路板的电路并将集成电路的输入和输出管脚连接到形成系统的前端和后端的数字信号处理器的外部I/O接口。

然而，为了减少设计成本，期望当针对特定应用设计这种类型的信号处理集成电路并准备生产时，可以容易地修改该设计以制造用于相关应用的新类型的信号处理集成电路。只要这仅涉及替换原始类型的程序，就可以以低成本制作这种再设计。但是已经发现当必须对这种集成电路进行再编程时、当特别将输入/和输出连接到为最初的应用所选择的数字信号处理器时，出现效率低。如果不能从特定的数字信号处理器中移动前端和后端功能元件，则再编程的应用会变得效率低。另一方面，当从具有用于信号流的I/O连接的处理器中移动前端或后端处理时，增加向前端和后端处理器传送信号数据和从其传送信号数据的数字信号处理器之间的信号通信量也是效率低。

发明内容

其中，本发明的目的是提供一种具有可以被有效再编程的多个互连数字信号处理器的信号处理集成电路。

其中，本发明的目的是放松对功能元件在具有多个互连数字信号处理器的集成电路中的不同数字信号处理器上的移动的限制。

其中，本发明的目的是促进集成电路中的功耗减少。

根据本发明，信号处理集成电路在IO连接与多个信号处理器之间设有可构造的多路复用电路(本文中使用的“IO连接”指的是向外到集成电路中的数字信号处理器阵列的连接；IO连接可以连接到同一集成电路中的外围电路)。可以用结构数据来构造可构造的多路复用电路。多路复用电路从多个信号处理器接收IO控制信号，但只是使来自由结构数据所选择的信号处理器的IO控制信号生效。因此，在单个集成电路设计内，根据任务在数字信号处理电路阵列上的分布，可以构造不同的数字信号处理器来执行在分布式信号处理操作中输入数据流的前端任务。对输出数据流的后端任务也是一样。

优选地，将数字信号处理器中的至少一个的IO端口耦合到多个这种用于不同的IO连接的可构造的多路复用电路，将至多一个多路复用电路构造成响应于来自数字信号处理器的IO控制信号。因此，可以将数字信号处理器可构造地连接到所选择的IO连接。由于结构数据确保仅一个数字信号处理器访问IO连接，所以在不同的IO连接不会发生不同数字信号处理器之间的冲突。因此，通过总是准予任何一个可构造选择的数字信号处理器无条件访问，可以省略在所连接的数字信号处理器之间为访问IO连接所进行的判优。这节省了时间和电路面积。

在一个实施例中，将多路复用电路构造成响应来自所选数字信号处理器的IO端口的所选择的IO地址。当多路复用电路识别出来自数字信号处理器的构造IO地址时，多路复用电路允许数字信号处理器的访问。优选地，使不同的IO地址可构造地与用于外围电路的不同的控制信号值相关联，该外围电路耦合到IO连接。因此，在数字信号处理器处不需要外围特定的连接，使得容易在前端或后端使用数字信号处理器中的不同的数字信号处理器。

优选地，在由数字信号处理电路自身执行的程序的控制下，设定结构数据。这使得结构独立。此外，可以在程序控制下在信号处理任务之间执行动态切换，其中将前端和/或后端任务的执行从一个数字信号处理器转移到另一个。

在一个实施例中，例如利用ROM编程存储器，永久地对给定集成电路的数字信号处理器进行编程，并且多路复用电路同样被永久地构造成将IO连接永久地耦合到单个数字信号处理器。在这种情况下，该连接可编程的事实在给定集成电路中不起作用，但只是使得可以制造具有不同程序的不同集成电路，其中以最小的设计改变，将IO连接耦合到其他数字信号处理器。

附图说明

借助于附图中示出的例子来说明本发明的这些和其他目的以及有利效果。

图1示出集成信号处理电路；

图2示出数字信号处理器的结构；

图3示出多路复用电路；

图4示出多路复用电路中的控制信号接口；

图5示出多路复用电路中的数据信号接口；

图6示出一个转换电路的实施例。

具体实施方式

图1示意性地示出集成信号处理电路。该集成信号处理电路包括基于指令的数字信号处理器10的阵列、外部输入11a、外部输出11b、多路复用电路12和外围电路14。数字处理器10具有到它们最接近的相邻数字处理器的相邻互连(虽然示出2X2的数字信号处理器10的矩阵，对于每一个数字信号处理器10，具有两个最接近的相邻连接，但是应该意识到可以使用不同尺寸的矩阵，具有不同数量的相邻连接，例如仅到最接近的相邻数字处理器的相邻连接，或者到最接近的相邻数字处理器和次最接近的相邻数字处理器等的相邻连接)。

经由外围电路14将外部输入11a耦合到第一多路复用电路12的第一端子。第一多路复用电路12具有耦合到数字信号处理器10中的每一个的第二端子。经由外围电路14将外部输出11b耦合到第二多路复用电路12的第一端子。第二多路复用电路12具有耦合到数字信号处理器10中的每一个的第二端子。虽然示出单线，但是应该理解的是实际上每一端子可以包含多个并行连接，例如用于各个数据位的大量数据连接、许多用于各个地址位的大量地址连接和诸如读/写和/或使能连接的控制连接。

图2示出数字信号处理器10的结构的例子。在该结构中，数字信号处理器10包括指令处理核心20、只读程序存储器22、寄存器堆24、用于耦合到矩阵中的相邻数字信号处理器(未示出)的通信端口25、用于耦合到多路复用电路12(未示出)的IO端口26和数据存储器28(当利用双哈佛结构时，可以额外提供分离的系数存储器(未示出))。虽然示出IO端口26为单线，但是应该理解的是每一个可以表示多个信号导体，例如六个IO地址导体和三十二个数据导体以及控制导体。通信端口25同样可以包括许多导体。指令处理核心20具有耦合到程序存储器22的取指令输入、耦合到端口25、26的操作数读和写输入和输出以及耦合到数据存储器28的数据读/写接口。

在操作中，当启动集成电路时，信号处理器10将控制数据写入到多路复用电路12。由来自数字信号处理器的程序存储器22的只读数据确定用于多路复用电路中的相应多路复用电路的控制数据值。控制数据控制每一个多路复用电路12以通过外围电路14在数字信号处理器10与相关的外部连接11a、b之间建立选择性的连接。

随后，数字信号处理器执行来自它们的程序存储器22的信号处理指令，以执行信号处理操作。用于数字信号处理器10中的第一和第二单个数字信号处理器的程序还包括分别从耦合到第一和第二多路复用电路12的端口读取数据和向其写入信号的指令。通常，设置电路使得这些指令为专用IO读和写指令，指令编码特定用于从IO端口，例如连接到多路复用电路12的IO端口，进行读或写，或者，可以设置电路使得可以使用具有与多路复用器端口相应的寄存器地址的寄存器读指令来访问IO端口，或当使用合适的地址时，可以使用还可以用于寻址数据存储器28的存储器映射读和写指令来访问IO端口。

数字信号处理器10还经由最邻近的连接来通信信号数据，以便不直接对多路复用电路12进行读或写的数字信号处理器还可以利用根据外部输入11a上的信号值计算的中间信号值来执行信号处理操作并影响外部输出11b上的信号值。

图3示出多路复用电路12的实施例，该多路复用电路12包括连接电路30、转换电路34和更新电路38。每一个转换电路34具有耦合到数字信号处理器10中的相应一个数字信号处理器(未示出)的地址线和控制线的输入和耦合到连接电路30的输出。数字信号处理器10中的相应一个数字信号处理器(未示出)的数据线直接耦合到连接电路30。连接电路30具有耦合到外围电路14的IO控制输出和数据输入/输出(例如每输入32位)。将连接电路30设置成在可选择的一个数字信号处理电路与外围电路14之间传递数据。还将连接电路30设置成将控制数据从转换电路34传递到外围电路14。

应该理解的是，虽然示出单个信号数据和控制线连接到外围电路14，实际上可以并行提供一个以上的连接。甚至对于不同的外围电路，到外围电路14的控制线数量可以不同，这取决于外围电路14的类型。

在操作中，数字信号处理器10最初将结构数据写入到转换电路34。每一转换电路34对应于数字信号处理器10与外围电路14的相应组合。用于每一特定转换电路34的结构数据指定是否应将来自相应的数字信号处理器10的IO控制信号和/或数据与相应的外围电路交换。假如这样的话，用于特定转换电路34的结构数据指定当由相应处理器10在其IO端口26上提供IO地址时特定转换电路34应该响应那一个或那几个IO地址。优选地，结构数据还指定控制信号或当相应的数字信号处理器10提供相应的地址时特定转换电路34必须向相应的外围电路14提供的信号。

例如，可以仅指定一个IO地址，以便只有当相应的处理器10提供该IO地址时特定转换电路34才传递来自IO端口26的数据。在另一个例子中，可以指定几个IO地址，每一个与用于相应的外围电路14的相应的控制信号组结合，例如用于将来自外围电路14中的状态寄存器的数据提供给IO端口26的一个地址和用于将来自外围电路14中的信号数据寄存器的信号数据提供给IO端口26的另一地址。

通常，每一个数字处理器10写入结构数据使得用于至多一个外围电路14的转换电路34会响应于一个或多个来自数字信号处理器10的IO地址，并且不同的数字信号处理器10通常写入结构数据使得用于不同外围电路14的转换电路34将响应于来自不同数字信号处理器10的一个或多个IO地址。因此，每一个外围电路14由数字信号处理器10中的相应一个来访问。然而，在一个实施例中，结构数据允许多个数字信号处理器10访问同一个外围电路14，各自利用其自己限定的IO地址。在该实施例或另一实施例中，结构数据允许数字信号处理器10访问多个外围电路14。通常，在这种情况下，数字信号处理器10设定结构数据，使得用于不同外围电路14的转换电路34将响应于不同的地址。因此，通过发出不同的IO地址，数字信号处理器能够寻址不同的外围电路。然而，在一个实施例中，可以构造相同的地址，例如必须读取来自不同外围电路的数据的组合。

在所示的实施例中，数字信号处理器10经由IO端口的数据线来提供结构数据。更新电路38检测是否提供与结构更新有关的特定IO地址，并且假如这样的话更新电路38使转换电路34利用来自数字信号处理器10的IO端口26的数据更新结构数据。例如，一个来自IO端口26的预定IO地址可以用于以信号表示来自IO端口26的伴随数据表示一个或多个将要存储结构数据的IO地址。任选地，另一预定IO地址可以用于以信号表示来自IO端口26的伴随数据表示将要与先前指定地址相关地存储的结构数据。

在写入结构数据之后，信号处理器10开始执行来自程序存储器22的信号处理程序。在执行信号处理程序期间，数字信号处理器10执行IO指令，这导致取决于IO端口26上的IO地址的指令应用。耦合到IO端口的转换电路34检测IO地址是否匹配于转换电路34的构造地址。如果IO地址与特定的转换电路34匹配，则转换电路34控制连接电路30以在数字信号处理器10与相应于转换电路的外围电路之间传递数据和/或传递由结构数据限定的用于IO地址的控制信号。

例如，响应于结构地址，转换电路34经由连接电路30向外围电路14提供读控制数据并且控制连接电路30将来自外围电路14的读数据传递到IO端口26。在另一例子中，响应于结构地址，转换电路34经由连接电路30向外围电路14提供写控制数据并控制连接电路30将来自IO端口26的写数据传递到外围电路14。

图4示出连接电路30的控制部分的实施例。该实例包括多个OR门40，各自具有相应的输入组44a-c。通过举例的方式示出三个OR门40，但应该理解的是，OR门的数量取决于外围电路14的控制连接的数量。每一个OR门40的输入44a-c耦合到各个转换电路34的输出。OR门40的输出耦合到外围电路14。因此，在操作中，外围电路14接收来自对应于不同数字信号处理器10的转换电路34的输出信号的逻辑OR。在该实施例中，将转换电路34设置成当他们不接收结构地址时它们提供逻辑零。

值得注意的一点是没有执行判优。通过仅响应于数字信号处理器中被构造的数字信号处理器的多路复用电路12的构造，来避免由于不同数字信号处理器10的IO端口26上的同时发生的IO地址引起的冲突。结果，可以在IO端口与外围电路14之间使用标准快速逻辑电路，而没有因亚稳态条件而受到损害的三态驱动器或者判优器。在一个或预定数量的周期内保证访问以确保实时行为和系统可预测性。

图5示出连接电路的数据部分的实施例。该实施例包括用于IO数据的各个位的N至1个开关(N为数字信号处理器10的数量)，每一个开关42的第一侧连接48a-d耦合到各个信号处理器10的IO端口。每一个开关42的第二侧连接耦合到外围电路14。经由来自转换电路34的控制线46来控制开关42，所述控制线46控制开关42是否将对应于转换电路34的数字信号处理器10的数据线连接到外围电路14。在操作中，根据来自数字信号处理器10的IO地址是否与构造的地址相匹配，转换电路14选择性地激活控制线。

在一个实施例中，通过双向开关元件(未示出)来实现开关42。在另一实施例中，可以使用三态驱动器，如果IO端口26上的IO地址与构造的地址匹配，根据从IO端口接收到的是读控制信号还是写控制信号，该三态驱动器将来自外围电路14的信号驱动到数字信号处理器10的IO端口26，反之亦然。通常，不提供判优电路以排除一个以上的数字信号处理器10在相同的时间对相同的外围电路14进行写操作，或一个以上的外围电路14在相同的时间连接到相同的信号处理器10：信号处理器以锁步方式(in lock-step)操作并且对其进行编程使得不会发生这种冲突，或者如果发生，也不会带来破坏性的影响。

在另一实施例中，可以在IO端口26中提供分离的数据读和写线。在该实施例中，可以使用逻辑电路取代开关来形成到外围电路的写信号和到数字信号处理器10的IO端口26的读信号。例如将外围电路14的写信号形成为来自不同数字信号处理器10的使能数据的逻辑OR，由转换电路14控制使能。将读数据形成为来自不同外围电路14的使能数据的逻辑OR，由转换电路14控制使能。

例如可以将每一个转换电路14实现为存储器，具有用于不同地址的存储单元(memory location)。在该实施例中，使用来自数字信号处理器10的IO地址来寻址存储器并将来自存储器的数据作为控制数据提供给连接电路30。在构造期间，将适当的控制数据存储在具有由数字信号处理器10所选择的地址的存储单元中。

图6示出转换电路的另一实施例。该实施例包括地址寄存器60、地址比较器62和控制信号发生电路64。地址比较器62具有耦合到来自相应数字信号处理器10的IO端口26的地址输入的第一输入和耦合到地址寄存器60的输出的第二输入。地址比较器62具有耦合到控制信号发生电路64的输出。地址寄存器60具有耦合到相应数字信号处理器10的IO端口26的数据线的输入和耦合到更新电路38的输出的时钟输入。虽然示出两个比较器-寄存器对，应该理解的是可以使用任意数量(例如一个、两个、三个或以上)。

在操作中，当数字信号处理器10在其IO端口26上输出预定地址时，地址寄存器60锁存来自相应数字信号处理器10的IO端口26的数据线的数据。通常，将来自数据的不同字段锁存在不同的寄存器中。例如，可以将来自32位数据字的不同六位地址字段的四个地址锁存在地址寄存器60中。在常规的操作中，比较器62将锁存的地址与从相应数字信号处理器10的IO端口26提供的地址进行比较。如果发生匹配，将信号提供给控制信号发生电路64，作为响应，该控制信号发生电路64产生一个或多个用于外围电路14和/或连接电路30的控制信号。在一个实施例中，控制信号发生电路64限定用于其各个输入的预定控制信号并当在特定输入从比较器接收信号时产生预定控制信号。在另一实施例中，控制信号也可以是可编程的。使用比较器来取代可寻址存储器的优点是：更快的转换是可能的，而不需要额外的时钟周期。

虽然已经利用具体的实施例对本发明进行了说明，但是应该理解的是在不脱离本发明的情况下，能够实现许多改变。例如，虽然示出了其中所有的数字信号处理器耦合到所有的用于相应外围电路14的多路复用电路12的数字信号处理器10的阵列，但是应该理解的是实际上，特别是如果使用大的数字信号处理器10的阵列，则仅多个数字信号处理器10中的一子组耦合到多路复用电路12。例如，如果数字信号处理器10具有按照行与列的矩阵的相互邻近的连接，则仅单个列的数字信号处理器10可以耦合到多路复用电路。这保持了信号处理程序的位置的灵活性，但节省了电路，例如转换电路。应该理解的是可以使用任意数量的数字信号处理器10，以任何可能的拓扑结构进行连接。

作为另一个例子，取代对来自数字信号处理器的结构数据进行编程，可以使用公共控制处理器来对结构数据进行编程。为了该目的，可以将微控制器核心添加到集成电路中，并将其设置成执行将结构数据写入到多路复用电路12的程序。这样做的优点是，数字信号处理器10的程序不必包含任何关于结构的信息。然而，其需要到微控制器的额外连接，并且这意味着包括输入或输出任务移动的数字信号处理器10的程序的改变包含微控制器程序的改变。在另一实施例中，将结构数据永久性地编程到多路复用电路12自身中，例如在制造期间。

虽然已经对于信号处理开始之前的一次性构造对本发明进行了说明，但是应该理解的是对于某些应用可以提供动态重构。在这种情况下，在对信号流执行了一定时间间隔的第一信号处理操作之后，例如响应于用户命令，使开关进行第二信号处理操作。可以在数字信号处理器10中提供用于执行第一和第二信号处理操作的程序。可以是这样的情况：对于不同的操作，信号处理任务在不同信号处理电路上的分布是不同的，从而在第一和第二信号处理操作的情况下，信号流将在不同的点进入和/或离开数字信号处理器10的阵列。假如这样的话，数字信号处理器10或公共控制器优选在数字信号处理器10开始执行第二信号处理操作之前将新的结构数据写入多路复用电路。

优选地，将结构数据设置成(通过仅构造一个外围电路来响应地址，或通过对于不同的外围电路14使用不同的地址)使来自IO端口26的IO地址将一次产生到单个外围电路14的连接。然而，在不脱离本发明的情况下，可以利用相同的地址来对一个以上的外围电路14进行寻址。这样，例如可以一次将数据写入一个以上的外围电路14，或者，如果外围电路14驱动IO端口26的数据线的不同子组，则可以读取来自一个以上的外围电路14的数据的组合。

此外，应该理解的是本发明不限于例子的实施细节。例如，一些或所有的数字信号处理器10可以具有一个以上的IO端口，在这种情况下，一音口分IO端口可以连接到一部分多路复用电路，而其他IO端口连接到其他多路复用电路。对于IO端口，可以使用任何地址和数据词字宽以及接口类型。

可以使用任何类型的具有其自己的专用接口类型的外围电路14，以产生或吸收(consume)信号值序列，其中该序列原则上可以持续任何无限期的时间间隔。例如，可以使用音频输入外围电路，其流入左右信道的声音采样值。在这种情况下，不同的IO地址可以对应于左右信道数据的读取，并使用利用相同控制信号的重复读取来读取连续采样时间点的采样值。在另一实例中，可以使用音频输出外围电路，或者视频信号输入/输出，或者外围电路为专用的处理电路，例如DCT变换电路、误差修正编码器或解码器等，其中例如使用利用相同的控制信号重复读取或写入来读取连续采样时间点或图像位置的采样值。每一个可以要求其自身的控制信号形式，所述控制信号全部是由数字信号处理器10通过在IO端口26发送相应地址而产生的。

Claims (11)

1、一种数字信号处理集成电路，包括：

互连且被编程的或可编程的数字信号处理器(10)的阵列，至少一些所述数字信号处理器(10)具有IO端口；

IO连接(11a、b)，其用于在所述阵列中的数字信号处理器(10)与所述阵列外的电路之间传送信号流；

在所述IO连接(11a、b)与至少多个所述数字信号处理器(10)的所述IO端口之间的可构造多路复用电路(12)，该多路复用电路(12)在结构数据的控制下是可构造的，将该多路复用电路(12)设置成仅使来自相应的多个数字信号处理器(10)中的由所述结构数据所选择的数字信号处理器的所述IO端口的IO信号具有访问所述IO连接的作用，

其特征在于，所述多路复用电路包括：

-多个结构数据存储元件(60)；

-多个比较器(62)，每一个比较器(62)具有耦合到所述结构数据存储元件(60)中的相应一个结构数据存储元件的第一输入和耦合到所述数字信号处理器(10)中的相应一个数字信号处理器的所述IO端口(25)的用于接收IO地址的第二输入；

-控制信号发生电路(64)，其具有耦合到所述比较器(62)的输出的输入，并且将其设置成允许数据在所述IO连接与所述比较器表示与其匹配的那些数字信号处理器(10)的所述IO端口(25)之间传输。

2、根据权利要求1所述的数字信号处理集成电路，其中将所述多路复用电路(12)设置成提供从所述多个数字信号处理器(10)中的被选择的数字信号处理器的所述IO端口到所述IO连接(11a)的无条件、无判优的访问。

3、根据权利要求1所述的数字信号处理集成电路，包括：多个IO连接(11a、b)，其包括所述IO连接(11a、b)；以及多个可构造多路复用电路(12)，其包括所述可构造多路复用电路，每一个可构造多路复用电路(12)将各个IO连接(11a、b)耦合到至少相应的多个所述数字信号处理器(10)的IO端口，每一个多路复用电路(12)在结构数据的控制下是可构造的，并且将每一个多路复用电路(12)设置成仅使来自相应的多个数字信号处理器(10)中的由用于该多路复用电路的所述结构数据所选择的数字信号处理器的所述IO端口的IO信号具有访问所述IO连接(11a、b)的作用，至少一个所述数字信号处理器(10)的所述IO端口与其他数字信号处理器的IO端口分离地耦合到多个所述多路复用电路(12)。

4、根据权利要求1所述的数字信号处理集成电路，包括：耦合到所述IO连接(11a、b)中的相应一个IO连接的外围电路(14)，该外围电路(14)具有控制输入端，该外围电路(14)响应于所述控制输入端上的相应控制信号值，所述多路复用电路(12)使每一个控制信号值与在所述结构数据控制下所选择的相应IO信号值相关联，将所述多路复用电路(12)设置成将来自所述数字信号处理器(10)中的被选择的数字信号处理器的所述IO端口的所述IO地址转换成用于提供给外围电路的与所述IO信号值相关的相应控制信号值。

5、根据权利要求4所述的数字信号处理集成电路，其中将所述多路复用电路(12)设置成使控制信号值分别与来自相应数字信号处理器(10)中的不同数字信号处理器的相应的、独立可构造的IO信号值相关联。

6、根据权利要求1所述的数字信号处理集成电路，其中将所述数字信号处理器(10)设置成执行指定IO地址的IO指令，所述IO端口(25)具有用于输出所述IO地址的地址线，将所述多路复用电路(12)设置成可构造地使连接到所述多路复用电路(12)的每一个被选择的数字信号处理器(10)与相应的可构造IO地址值相关联，将所述多路复用电路(12)设置成响应于从特定的一个数字信号处理器的所述IO端口(25)接收所述IO地址值，允许数据在各个连接与该特定的一个数字信号处理器的所述IO端口(25)之间传输，其中所述IO地址值可构造地与该特定的一个数字信号处理器(10)相关联。

7、根据权利要求1所述的数字信号处理集成电路，其中所述多路复用电路(12)中的所述结构数据在来自所述数字信号处理器(10)的所述IO端口的信号控制下是可编程的。

8、根据权利要求1所述的数字信号处理集成电路，其中对所述数子信号处理器(10)进行编程以执行包括多个任务的信号处理操作，每一个任务由所述数字信号处理器(10)中的相应一个来执行，该集成电路包括所述阵列中的数字信号处理电路(10)之间的相邻互连，在该信号处理操作中，信号流经由所述互连在各个任务之间流动，并分别从所述IO连接(11a、b)流至所述任务的前端任务和/或从所述任务的后端任务流至所述IO连接(11a、b)，并且其中对所述数字信号处理集成电路进行编程以确立结构，其中将所述多路复用电路(12)构造成使得仅来自相应的多个数字信号处理器(10)中的执行所述前端任务和/或后端任务的数字信号处理器的所述IO端口的IO信号具有访问各个IO连接的作用。

9、根据权利要求8所述的数字信号处理集成电路，其中对执行特定的前端任务和/或后端任务的每一个特定的数字信号处理器(10)进行编程，以将所述结构数据写入所述多路复用电路，从而建立这样的结构，在该结构中所述多路复用电路访问所述IO连接(11a、b)，利用该结构所述前端任务和/或后端任务响应于来自该特定数字信号处理器(10)的IO信号来交换所述信号流。

10、一种执行输入和/或输出信号数据流的信号处理操作的方法，该方法包括以下步骤：

-通过执行集成电路中的相应数字信号处理器(10)中的相应程序，来执行作为所述信号处理操作的一部分的不同任务，在不同的数字信号处理器(10)中的任务之间传送中间数据流，所述数字信号处理器(10)包括执行前端任务和/或后端任务的特定数字信号处理器(10)，该前端任务和/或后端任务包括用于接收和/或传输来自外部信号数据流的信号的IO指令；

-在所述执行之前，对耦合在IO连接与至少多个所述数字信号处理器(10)的IO端口之间的多路复用电路(12)的结构数据进行编程，该结构数据控制所述多路复用电路(12)以仅使来自由所述结构数据所选择的所述特定数字信号处理器(10)的所述IO端口的IO信号具有访问各个IO连接(11a、b)的作用，

其特征在于，

-对从所述数字信号处理器(10)中的相应数字信号处理器的所述IO端口(25)接收的IO地址与来自相应结构数据存储元件(60)的结构数据进行比较；

-允许数据在所述IO连接与所述比较表示与其匹配的那些数字信号处理器(10)的所述IO端口(25)之间传输。

11、根据权利要求10所述的方法，其中执行在被编程的信号处理操作之间的切换，该切换包括重新编程所述结构数据，以便在所述切换之前和之后使所述数字信号处理器(10)中的相互不同的数字信号处理器执行所述前端任务和/或后端任务。

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