CN100477278C - 硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法 - Google Patents
硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法 Download PDFInfo
- Publication number
- CN100477278C CN100477278C CNB2005101159590A CN200510115959A CN100477278C CN 100477278 C CN100477278 C CN 100477278C CN B2005101159590 A CNB2005101159590 A CN B2005101159590A CN 200510115959 A CN200510115959 A CN 200510115959A CN 100477278 C CN100477278 C CN 100477278C
- Authority
- CN
- China
- Prior art keywords
- silicification
- dielectric layer
- layer
- prevents
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000012212 insulator Substances 0.000 title abstract 5
- 238000004519 manufacturing process Methods 0.000 title description 7
- 238000000034 method Methods 0.000 claims abstract description 34
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 90
- 239000010703 silicon Substances 0.000 claims description 90
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 87
- 230000004888 barrier function Effects 0.000 claims description 83
- 239000004065 semiconductor Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 150000003376 silicon Chemical class 0.000 claims 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 27
- 229920005591 polysilicon Polymers 0.000 abstract description 27
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 224
- 230000003647 oxidation Effects 0.000 description 49
- 238000007254 oxidation reaction Methods 0.000 description 49
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法。具体涉及一种在主动区域上装载简化多晶硅的硅覆盖绝缘层装置，此种装置至少有一介电层抵抗硅化作用，从源极及漏极区分离出至少一个主体接触区，因此可以降低栅极电容以及增加装置效能。本发明所述硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法，降低栅极电容及改善装置效能，且可在全消耗型晶体管或部分消耗型晶体管中使用。
Description
技术领域
本发明有关于一种半导体装置及制造方法，特别有关于一种硅覆盖绝缘层(SOI)装置及其制造方法。
背景技术
在半导体装置的制造及生产中，硅覆盖绝缘层(SOI)技术的使用更行重要。硅覆盖绝缘层(SOI)技术处理较薄的单晶半导体层中晶体管的形成方式，此单晶半导体层覆盖在绝缘层上。换句话说，主动装置形成于绝缘层上的薄半导体层中，而不是在装置的大块半导体里。硅覆盖绝缘层(SOI)技术能增加装置效能，例如能减少大块半导体内集成电路中存在的寄生元件，对于高效能及高密度的集成电路相当有用。硅覆盖绝缘层(SOI)技术更符合标准先进技术，而不需进行设计上的大幅修改；并且因为隔离氧化层，对于高速，低功率消耗及较好的避免辐射有更佳效益。
在标准硅覆盖绝缘层(SOI)晶体管中，其主体与硅基底隔离而浮在上面，会产生电流感应线路应用上严重的问题。在晶体管使用过后，其主体仍具有电荷及一些电性，会干扰装置的使用功能。与硅覆盖绝缘层(SOI)半导体装置相关的问题，有许多解决的方法；例如，利用一个主体接触到硅覆盖绝缘层(SOI)装置以解决这项问题，以及改变临界电压以减少低功率应用时的备用功率。传统上硅覆盖绝缘层(SOI)装置内的主体接触，在主动区域上使用T形或H形多晶硅结构，因此会产生三个不同的区，作为源极区、漏极区和主体接触区。
图1A为具有一个主体接触区的传统T形多晶硅结构图，图1B为图1A中沿1B-1B线所截出的剖面示意图，图1C为图1A中沿1C-1C线所截出的剖面示意图。一个硅覆盖绝缘层(SOI)基底10包括硅基底层、埋入氧化硅层、及一半导体硅层(例如P型半导体层)，由形成于半导体硅层中的浅沟槽绝缘层14所定义出的主动区域12所提供，该浅沟槽绝缘层14覆盖埋入式氧化硅层。T形多晶硅层16在主动区域12上形成，在半导体硅层内建立三个不同区，包括源极区17、漏极区18、及主体接触区20。以N型金属氧化物半导体晶体管(NMOS)为例，源极区17及漏极区18为N+型区，主体接触区为P+型区。图2A为具有多个主体接触区的传统H形多晶硅结构图，图2B为图2A中沿2B-2B线所截出的剖面示意图，图2C为图2A中沿2A-2A线所截出的剖面示意图。如同图1A至图1C中，类似部位的说明在此简略。比较起来，T形多晶硅层16由H形多晶硅层16”所取代，因此建立四个不同区。传统上利用增加P+/P-/N+连接区域的方式，处理增加的寄生二极半导体，因此可改善主体接触区里的电流内含电容。然而T形或H形多晶硅，包含多晶硅栅极部分及多晶硅虚置部分，所产生的高栅极电容会降低装置效能。
因此，需要一种硅覆盖绝缘层(SOI)金属氧化物半导体晶体管(MOSFET)装置能够减少主动区域上的多晶硅，以解决高栅极电容的问题。
发明内容
在本发明的实施例中，提供一种硅覆盖绝缘层(SOI)装置，减少主动区域上的多晶硅，至少有一介电层防止硅化作用，自源极及漏极区分离出至少一个主体接触区，以降低栅极电容及改善装置效能。此种硅覆盖绝缘层(SOI)装置能使用在全消耗型晶体管或部分消耗型晶体管中使用。
在一目的中，本发明提供一种硅覆盖绝缘层(SOI)装置，在硅覆盖绝缘层(SOI)基底上具有一半导体层覆盖一绝缘层；至少有一栅极电极层覆盖主动区域的半导体层；源极及漏极区位于主动区域的半导体层，由栅极电极层所分开；用以防止硅化作用的介电层覆盖主动区域的半导体层；主体接触区位于主动区域的半导体层内，由用于防止硅化作用的介电层与源极及漏极区分离；其中该栅极电极层是一条纹形状层，以及该防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
本发明所述的硅覆盖绝缘层装置，该防止硅化作用的介电层是一封闭回路，围绕该栅极电极层、该源极区及该漏极区。
本发明所述的硅覆盖绝缘层装置，该主体接触区是一封闭回路，被该防止硅化作用的介电层自该源极区及该漏极区分开。
本发明所述的硅覆盖绝缘层装置，该防止硅化作用的该介电层是一U形回路，围绕该栅极电极层、该源极区及该漏极区。
本发明所述的硅覆盖绝缘层装置，该主体接触区是一U形回路，被该防止硅化作用的介电层，自该源极区及该漏极区分开。
本发明所述的硅覆盖绝缘层装置，该防止硅化作用的介电层是一电阻保护氧化层。
本发明所述的硅覆盖绝缘层装置，更包含一硅化物区，位于该栅极电极层、该源极区、该漏极区及该主体接触区上方。
在另一目的中，本发明提供一种硅覆盖绝缘层(SOI)晶片；硅覆盖绝缘层(SOI)基底具有半导体层覆盖绝缘层；至少二个用于防止硅化作用的介电层覆盖主动区域的半导体层；至少一个晶体管位于两个防止硅化作用的介电层，包含覆盖半导体层的栅极电极层，及半导体层内的源极及漏极区；至少二个主体接触区在主动区域的半导体层内，以及由用于防止硅化作用的介电层与源极及漏极区分离；其中该栅极电极层是一条纹形状层，以及该至少二防止硅化作用的介电层包含一第一防止硅化作用的介电层，该第一防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
本发明所述的硅覆盖绝缘层晶片，该至少二防止硅化作用的介电层，还包含：一第二防止硅化作用的介电层，跨越该栅极电极层的另外一端；其中该栅极电极层、该源极区及该漏极区，是位于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层之间。
本发明所述的硅覆盖绝缘层晶片，该至少二主体接触区，包含：一第一主体接触区，其中该第一防止硅化作用的介电层可使该第一主体接触区自该源极区及该漏极区分开；以及一第二主体接触区，其中该第二防止硅化作用的介电层可使该第二主体接触区自该源极区及该漏极区分开；其中该第一主体接触区是与该第二主体接触区分隔。
本发明所述的硅覆盖绝缘层晶片，更包含：一第三防止硅化作用的介电层，横向邻接于该栅极电极层的一侧壁，及连接于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层；以及一第四防止硅化作用的介电层，横向邻接于该栅极电极层的另一侧壁，及连接于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层；其中，该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第三防止硅化作用的介电层、该第四防止硅化作用的介电层，被排成一形式以包围该栅极电极层，该源极区及该漏极区。
本发明所述的硅覆盖绝缘层晶片，该至少二主体接触区，包含：一第三主体接触区，其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第三防止硅化作用的介电层可使该第三主体接触区自该源极区及该漏极区分开；以及一第四主体接触区，其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第四防止硅化作用的介电层可使该第四主体接触区自该源极区及该漏极区分开。
本发明所述的硅覆盖绝缘层晶片，该至少二防止硅化作用的介电层，还包含：一第二防止硅化作用的介电层，横向邻接于该栅极电极层的一侧壁，及连接该第一防止硅化作用的介电层；以及一第三防止硅化作用的介电层，横向邻接于该栅极电极层的另一侧壁，及连接于该第一防止硅化作用的介电层；其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层及该第三防止硅化作用的介电层，被排成一形式以包围该栅极电极层、该源极区及该漏极区。
本发明所述的硅覆盖绝缘层晶片，该至少二主体接触区，包含：一第一主体接触区，其中该第一防止硅化作用的介电层可使该第一主体接触区自该源极区及该漏极区分开；一第二主体接触区，其中该第一防止硅化作用的介电层与该第二防止硅化作用的介电层可使该第二主体接触区自该源极区及该漏极区分开；以及一第三主体接触区，其中该第一防止硅化作用的介电层与该第三防止硅化作用的介电层可使该第三主体接触区自该源极区及该漏极区分开。
在另一目的中，本发明提供一种形成硅覆盖绝缘层(SOI)装置的方法；形成至少一个栅极电极层及至少一个用于防止硅化作用的介电层覆盖主动区域的半导体层；在主动区域的半导体层内形成源极及漏极区，以及栅极电极层将源极区及漏极区分离；在主动区域的半导体层内形成至少一个主体接触区，用于防止硅化作用的介电层将主体接触区与源极区及漏极区分离；其中该栅极电极层是一条纹形状层，以及该防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
本发明所述硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法，在主动区域上装载简化多晶硅的硅覆盖绝缘层(SOI)，具有一称为电阻保护氧化(RPO)层的介电层用以防止硅化作用，取代了传统T形或H形多晶硅结构的多晶硅虚置部分，可以降低栅极电容以及增加装置效能。此种硅覆盖绝缘层(SOI)装置的制造方法比传统主体接触工艺更易实行，而且不需要产生额外电路设计区域。
附图说明
图1A是绘出一传统T形多晶硅结构具有一个主体接触区的俯视图；
图1B为图1A中沿线1B-1B的剖面示意图；
图1C为图1A中沿线1C-1C的剖面示意图；
图2A是绘出一传统H形多晶硅结构具有多个主体接触区的俯视图；
图2B为图2A中沿线2B-2B的剖面示意图；
图2C为图2A中沿线2A-2A的剖面示意图；
图3A是绘出用以分离一主体接触区与源极/漏极区的电阻保护氧化(RPO)层的俯视图；
图3B为图3A中沿线3B-3B的剖面示意图；
图3C为图3A中沿线3C-3C的剖面示意图；
图4A是绘出图3A中金属硅化形成于完成后结构上的俯视图；
图4B为图4A中沿线4B-4B的剖面示意图；
图4C为图4A中沿线4C-4C的剖面示意图；
图5A是绘出图3A中介电质间隔层及金属硅化形成于完成后结构上的俯视图；
图5B为图5A中沿线5B-5B的剖面示意图；
图5C为图5A中沿线5C-5C的剖面示意图；
图6A是绘出主动区域上一对电阻保护氧化(RPO)层的俯视图；
图6B为图6A中沿线6B-6B的剖面示意图；
图6C为图6A中沿线6C-6C的剖面示意图；
图7A是绘出主动区域上四个电阻保护氧化(RPO)层的俯视图；
图7B为图7A中沿线7B-7B的剖面示意图；
图7C为图7A中沿线7C-7C的剖面示意图；
图8A是绘出四个电阻保护氧化(RPO)层的变型以形成环状主体接触区的俯视图；
图8B为图8A中沿线8B-8B的剖面示意图；
图8C为图8A中沿线8C-8C的剖面示意图；
图9A是绘出主动区域上三个电阻保护氧化(RPO)层的俯视图；
图9B为图9A中沿线9B-9B的剖面示意图；
图9C为图9A中沿线9C-9C的剖面示意图；
图10A是绘出三个电阻保护氧化(RPO)层的变型以形成反U形主体接触区的俯视图；
图10B为图10A中沿线10B-10B的剖面示意图；
图10C为图10A中沿线10C-10C的剖面示意图；
图11A是绘出一部分消耗型硅覆盖绝缘层(SOI)装置的俯视图；
图11B为图11A中沿线11B-11B的剖面示意图；
图11C为图11A中沿线11C-11C的剖面示意图。
具体实施方式
本发明实施例提供一种在主动区域上装载简化多晶硅的硅覆盖绝缘层(SOI)装置，具有一介电层用以防止硅化作用，称为电阻保护氧化(RPO)层；以取代传统T形或H形多晶硅结构的多晶硅虚置部分，可以降低栅极电容以及增加装置效能。此种硅覆盖绝缘层(SOI)装置的制造方法比传统主体接触工艺更易实行，而且不需要产生额外电路设计区域。本发明实施例中提供几种电阻保护氧化(RPO)层的变型，可用于全消耗型晶体管或部分消耗型晶体管。
透过本发明的揭露，“用于防止硅化作用的介电层”有关于使用一个保护层，而不需进行自行对准金属硅化工艺(Self-AlignedSilicidation，Salicide)；可能在晶圆另一部分防止硅化作用时，需使用到自行对准金属硅化工艺(Self-Aligned Silicidation orSalicide)；除了氧化硅(例如电阻保护氧化(RPO)层)之外，任何其他保护半导体装置防止硅化作用的材料，可能使用介电层以防止硅化作用，例如含氮介电层材料、氮化硅、氮氧化硅等。
本发明实施例将参考图示作详述说明，图中所使用的参考数字对应于相关部分作一阐述，对于实施例在图中所画的图形形状及厚度等将用放大的方式较清楚的呈现，本发明实施方式文中内容将直接阐明图中对应到的各部分，显而易见，以现有技术可进行的不同型式的变化并不特别指明，再者，当某一层对应于另外一层或在基底上时，意指为直接在另外一层上或基底上，或者可能有中间插入层。
图3A依据本发明实施例，硅覆盖绝缘层(SOI)金属氧化物半导体晶体管(MOSFET)装置具有一主体接触区。图3A是绘出用以分离一主体接触区与源极/漏极区的电阻保护氧化(RPO)层的俯视图；图3B为图3A中沿线3B-3B的剖面示意图；图3C为图3A中沿线3C-3C的剖面示意图。硅覆盖绝缘层(SOI)基底30由一个隔离结构定义出主动区域32；硅覆盖绝缘层(SOI)基底30包含基底31，埋入绝缘层33及半导体层34；基底31包含硅、砷化镓、氮化镓、应变硅、硅锗、碳化硅、碳、钻石、外延层等；埋入绝缘层33包含氧化硅、氮化硅、氮氧化硅等介电质材料。埋入绝缘层33及半导体层34可用不同的硅覆盖绝缘层(SOI)技术形成，例如，埋入绝缘层33可用注入氧原子(SIMOX)的分离工艺来形成在基底上；SIMOX技术是在硅晶圆以离子注入高剂量氧离子，其聚集的峰值在硅表面下方；晶圆注入后，进行高温退火工艺，以形成化学剂量上连续的氧化硅次表面层；因此形成介电层33埋入氧化硅(buried oxide，BOX)，在电性上分离半导体层34及基底31。在硅覆盖绝缘层(SOI)之后，绝缘结构，例如浅沟槽绝缘层(STI)结构，形成于半导体层34中，以定义元件与元件之间的主动区域32。
然后利用沉积、光刻、掩膜技术及干蚀刻工艺，在主动区域32上形成至少一个栅极结构，栅极结构包括栅极介电层36及栅极电极层38；主动区域32包含一个或多个栅极结构，依照预先设计法则使栅极结构彼此间分开一定距离。在一实施例中，栅极介电层36为氧化硅层，厚度的选择须对应到硅覆盖绝缘层(SOI)金属氧化物半导体晶体管(MOSFET)装置技术所需尺寸大小，例如热氧化工艺或化学气相沉积法(CVD)工艺；已知栅极介电层材料包含氧化硅、氮化硅、及其组合物。在一实施例中，栅极电极层38为多晶硅层，其栅极长度的选择，须对应到硅覆盖绝缘层(SOI)金属氧化物半导体晶体管(MOSFET)装置技术所需尺寸大小，例如低压化学气相沉积法(LPCVD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)、及溅镀方法等。在特定型态多晶硅层离子注入特定导电型态。已知栅极材料包含金属、金属合金、单晶硅、或任何其他组合物。须注意每一栅极电极层38为条纹形状多晶硅图形，相较于传统T形或H形多晶硅图形，并不增加额外多晶硅部分做端点至端点间连接；因此主动区域32上的多晶硅所占有的面积明显减少，以达到降低栅极电容及改善装置效能。
栅极结构形成之后，利用任何已知工艺形成电阻保护氧化(RPO)层40、源极/漏极区42及主体接触区44。在一实施例中，在主动区域32上形成的电阻保护氧化(RPO)层40为条纹形状介电层，分别跨越栅极电极层38的各个末端，因此电阻保护氧化(RPO)层40及栅极电极层38的组合，能建立三个分离区，包含在半导体层34内形成的源极区42、漏极区42及主体接触区44。电阻保护氧化(RPO)层40可用已知的化学气相沉积法(CVD)、光刻技术图形化、掩膜及蚀刻工艺来形成。在一实施例中，电阻保护氧化(RPO)层40包含TEOS氧化层或氧化硅层(SiOx)；在一实施例中，电阻保护氧化(RPO)层40可用含氮介电层材料取代，例如氮化硅、氮氧化硅等；或者，电阻保护氧化(RPO)层40也可使用任何其他适合的材料作为防止硅化作用的介电层。源极/漏极区42及主体接触区44可利用离子注入工艺，在半导体层34内注入不同的掺杂物质来形成。一般而言，主体接触区44的掺杂物具有和主体相同的电极性(例如在栅极电极层38及电阻保护氧化(RPO)层40下的半导体层34的区域35)，以及其掺杂密集度大于其主体。主体接触区44掺杂的电极性和源极/漏极区42不同。在一实施例中，图3A至图3C绘出N沟道金属氧化物半导体晶体管(MOSFET)装置，源极/漏极区42为N+区，主体接触区44为P+区，区域35为P-区。若装置为P沟道金属氧化物半导体晶体管(MOSFET)装置，源极/漏极区为P+区，主体接触区为N+区，主体区为N-区。
图4A是绘出图3A中金属硅化形成于完成后结构上的俯视图；图4B为图4A中沿线4B-4B的剖面示意图；图4C为图4A中沿线4C-4C的剖面示意图。首先，金属层为耐火金属层，包含钴、钨、钛、镍等；通过RF溅镀、化学气相沉积法(CVD)、物理气相沉积法(PVD)或其他沉积技术，沉积覆盖整个表面。然后进行退火工艺，如快速热退火(RTA)方法，使沉积的金属层和其所接触到的硅结合转化成金属硅化物。使用选择性蚀刻剂，例如过氧化氢以移除所有未反应的金属，亦即所有金属较易与氧结合；得到栅极电极层38、源极/漏极区42及主体接触区44上的金属硅化物区46。
图5A在一实施例中，于源极/漏极区42形成前，在栅极结构侧壁形成介电质间隔层。图5A是绘出图3A中介电质间隔层及金属硅化形成于完成后结构上的俯视图；图5B为图5A中沿线5B-5B的剖面示意图；图5C为图5A中沿线5C-5C的剖面示意图；其说明类似于图3A至图3C及图4A至图4C，而在此省略。栅极结构形成后，沿栅极结构侧壁分别形成介电质间隔层48；可在半导体层34内进行轻掺杂离子注入工艺注入不同的掺杂物，形成轻掺杂漏极区(LDD)，轻掺杂漏极区(LDD)的边缘实质上对准栅极结构侧壁；通过沉积、光刻、掩膜技术及干蚀刻工艺，沿栅极结构侧壁形成介电质间隔层48；介电质间隔层48包含氮化硅层、氧化硅层、氮氧化硅层，及其多层组合物。掩膜覆盖介电质间隔层48及栅极结构，进行重掺杂离子注入工艺，在半导体层34内注入不同的掺杂物，形成源极/漏极区42。因此在接下来的自行对准金属硅化工艺(Self-Aligned Silicidation，Salicide)，在栅极电极层38、源极/漏极区42及主体接触区44的表面上，选择性形成金属硅化物层46，以降低电阻值；而不在电阻保护氧化(RPO)层及介电质间隔层48的表面上形成。
本发明实施例提供电阻保护氧化(RPO)层图形许多的变型。在一实施例中，图6A、图6B、图6C绘出主动区域32上一对电阻保护氧化(RPO)层40a及40b；第一电阻保护氧化(RPO)层40a为条纹形状层，跨越每一栅极电极层38的第一末端，以区分源极/漏极区42及第一主体接触区44a；同样的，第二电阻保护氧化(RPO)层40b为条纹形状层，跨越每一栅极电极层38的第二末端，以区分源极/漏极区42及第一主体接触区44b；也就是栅极电极层38夹在两平行电阻保护氧化(RPO)层40a及40b间，因此建立四个不同区域，包含一源极区、一漏极区及两个主体接触区。
在一实施例中，参考图7A、图7B、图7C，在两平行电阻保护氧化(RPO)层40a及40b间，更提供另一对电阻保护氧化(RPO)层40c及40d。第三电阻保护氧化(RPO)层40c为条纹形状层，侧面邻接于最左边的栅极电极层38，连接到两平行电阻保护氧化(RPO)层40a及40b；同样的，第四电阻保护氧化(RPO)层40d为条纹形状层，侧面邻接于最右边的栅极电极层38，连接到两平行电阻保护氧化(RPO)层40a及40b。四个电阻保护氧化(RPO)层40a、40b、40c及40d的安排，形成一封闭回圈，源极/漏极区42在此封闭回圈内和栅极电极层38分开，以及四个主体接触区44在封闭回圈外分开建立。
在一实施例中，参考图8A、图8B、图8C，四个电阻保护氧化(RPO)层40a、40b、40c及40d的安排修改成将四个主体接触区成为一个连续区(例如一环状主体接触区)。第一电阻保护氧化(RPO)层40a的两端实质上分别对准第三电阻保护氧化(RPO)层40c及第四电阻保护氧化(RPO)层40d的外侧侧壁；同样的，第二电阻保护氧化(RPO)层40b的两端实质上分别对准第三电阻保护氧化(RPO)层40c及第四电阻保护氧化(RPO)层40d的外侧侧壁。因此，长方形回圈电阻保护氧化(RPO)层可定义为环状主体接触区44。
在一实施例中，参考图9A、图9B、图9C，第二电阻保护氧化(RPO)层40b从主动区域32上移除，因此三个电阻保护氧化(RPO)层40a、40c及40d建立三个分离的主体接触区44。
在一实施例中，参考图10A、图10B、图10C，三个电阻保护氧化(RPO)层40a、40c及40d的安排，更可以修改，改变三个分离的主体接触区44成为一连续区。第一电阻保护氧化(RPO)层40a的两端实质上分别对准第三电阻保护氧化(RPO)层40c及第四电阻保护氧化(RPO)层40d的外侧侧壁。因此，此反U形电阻保护氧化(RPO)层可定义出一反U形主体接触区44(譬如一个门状线路)。
当晶体管的最大消耗层宽度大于沟道区半导体层的厚度时，称为全消耗型硅覆盖绝缘层(SOI)晶体管；当晶体管的最大消耗层宽度小于沟道区半导体层的厚度时，称为部分消耗型硅覆盖绝缘层(SOI)晶体管。在上述的实施例中使用全消耗型硅覆盖绝缘层(SOI)装置，其沟道部分完全消耗；但如果能抑制门槛电压的消散，本发明所有实施例中也可使用部分消耗型硅覆盖绝缘层(SOI)装置。图11A是绘出部分消耗型硅覆盖绝缘层(SOI)装置的俯视图；图11B为图11A中沿线11B-11B的剖面示意图；图11C为图11A中沿线11C-11C的剖面示意图。对于全消耗型硅覆盖绝缘层(SOI)晶体管，半导体层的厚度可以较薄，相等或小于约50nm，因此可以减少短沟道效应。比较起来，部分消耗型硅覆盖绝缘层(SOI)晶体管可能需要大于50nm的较厚半导体层，并且需要一个主体接触。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
基底：10、31
主动区域：12、32
浅沟槽绝缘层：14
T形多晶硅层：16
源极区：17
漏极区：18
主体接触区：20
硅覆盖绝缘层(SOI)基底：30
埋入绝缘层：33
半导体层：34
栅极介电层：36
栅极电极层：38
电阻保护氧化(RPO)层：40
源极及漏极区：42
主体接触区：44
金属硅化物区：46
介电质间隔层：48
Claims (13)
1.一种硅覆盖绝缘层装置，其特征在于，所述硅覆盖绝缘层装置包含：
一硅覆盖绝缘层基底，具有一主动区域，其中该硅覆盖绝缘层基底是包含一半导体层形成于一绝缘层上；
至少一栅极电极层形成于该主动区域的该半导体层上；
一源极区及一漏极区，位于该主动区域的该半导体层内，以及被该栅极电极层所分开；
一防止硅化作用的介电层，形成于该主动区域的该半导体层上；以及
一主体接触区，位于该主动区域的该半导体层内，其中该防止硅化作用的介电层使该主体接触区自该源极区及该漏极区分开；
其中该栅极电极层是一条纹形状层，以及该防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
2.根据权利要求1所述的硅覆盖绝缘层装置，其特征在于，该主体接触区是一封闭回路，被该防止硅化作用的介电层自该源极区及该漏极区分开。
3.根据权利要求1所述的硅覆盖绝缘层装置，其特征在于，该主体接触区是一U形回路，被该防止硅化作用的介电层，自该源极区及该漏极区分开。
4.根据权利要求1所述的硅覆盖绝缘层装置，其特征在于，该防止硅化作用的介电层是一电阻保护氧化层。
5.根据权利要求1所述的硅覆盖绝缘层装置，其特征在于，更包含一硅化物区，位于该栅极电极层、该源极区、该漏极区及该主体接触区上方。
6.一种硅覆盖绝缘层晶片，其特征在于，所述硅覆盖绝缘层晶片包含：
一硅覆盖绝缘层基底，具有一主动区域，其中该硅覆盖绝缘层基底是包含一半导体层形成于一绝缘层上；
至少二防止硅化作用的介电层，形成于该主动区域的该半导体层上；
至少一晶体管，位于该二防止硅化作用的介电层之间，其中该晶体管是包含一栅极电极层形成于该半导体层上、一源极区及一漏极区形成于该半导体层内；以及
至少二主体接触区，位于该主动区域的该半导体层内，其中该至少二防止硅化作用的介电层使该至少二主体接触区自该源极区及该漏极区分开；
其中该栅极电极层是一条纹形状层，以及该至少二防止硅化作用的介电层包含一第一防止硅化作用的介电层，该第一防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
7.根据权利要求6所述的硅覆盖绝缘层晶片，其特征在于，该至少二防止硅化作用的介电层，还包含：
一第二防止硅化作用的介电层，跨越该栅极电极层的另外一端；
其中该栅极电极层、该源极区及该漏极区，是位于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层之间。
8.根据权利要求7所述的硅覆盖绝缘层晶片，其特征在于，该至少二主体接触区，包含：
一第一主体接触区，其中该第一防止硅化作用的介电层可使该第一主体接触区自该源极区及该漏极区分开；以及
一第二主体接触区，其中该第二防止硅化作用的介电层可使该第二主体接触区自该源极区及该漏极区分开；
其中该第一主体接触区是与该第二主体接触区分隔。
9.根据权利要求7所述的硅覆盖绝缘层晶片，其特征在于，更包含：
一第三防止硅化作用的介电层，横向邻接于该栅极电极层的一侧壁，及连接于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层；以及
一第四防止硅化作用的介电层，横向邻接于该栅极电极层的另一侧壁，及连接于该第一防止硅化作用的介电层及该第二防止硅化作用的介电层；
其中，该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第三防止硅化作用的介电层、该第四防止硅化作用的介电层，被排成一形式以包围该栅极电极层，该源极区及该漏极区。
10.根据权利要求9所述的硅覆盖绝缘层晶片，其特征在于，该至少二主体接触区，包含：
一第三主体接触区，其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第三防止硅化作用的介电层可使该第三主体接触区自该源极区及该漏极区分开；以及
一第四主体接触区，其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层、该第四防止硅化作用的介电层可使该第四主体接触区自该源极区及该漏极区分开。
11.根据权利要求6所述的硅覆盖绝缘层晶片，其特征在于，该至少二防止硅化作用的介电层，还包含：
一第二防止硅化作用的介电层，横向邻接于该栅极电极层的一侧壁，及连接该第一防止硅化作用的介电层；以及
一第三防止硅化作用的介电层，横向邻接于该栅极电极层的另一侧壁，及连接于该第一防止硅化作用的介电层；
其中该第一防止硅化作用的介电层、该第二防止硅化作用的介电层及该第三防止硅化作用的介电层，被排成一形式以包围该栅极电极层、该源极区及该漏极区。
12.根据权利要求11所述的硅覆盖绝缘层晶片，其特征在于，该至少二主体接触区，包含：
一第一主体接触区，其中该第一防止硅化作用的介电层可使该第一主体接触区自该源极区及该漏极区分开；
一第二主体接触区，其中该第一防止硅化作用的介电层与该第二防止硅化作用的介电层可使该第二主体接触区自该源极区及该漏极区分开；以及
一第三主体接触区，其中该第一防止硅化作用的介电层与该第三防止硅化作用的介电层可使该第三主体接触区自该源极区及该漏极区分开。
13.一种形成硅覆盖绝缘层装置的方法，其特征在于，所述形成硅覆盖绝缘层装置的方法包含：
提供一硅覆盖绝缘层基底，具有一主动区域，其中该硅覆盖绝缘层基底是包含一半导体层形成于一绝缘层上；
形成至少一栅极电极层于该主动区域的该半导体层上；
形成至少一防止硅化作用的介电层于该主动区域的该半导体层上；
形成一源极区及一漏极区，位于该主动区域的该半导体层内，其中该栅极电极层分开该源极区及该漏极区；以及
形成至少一主体接触区于该主动区域的该半导体层内，其中该防止硅化作用的介电层将该主体接触区自该源极区及该漏极区分开；
其中该栅极电极层是一条纹形状层，以及该防止硅化作用的介电层是一条纹形状层且跨越该栅极电极层的一端。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/053,461 US7453122B2 (en) | 2005-02-08 | 2005-02-08 | SOI MOSFET device with reduced polysilicon loading on active area |
| US11/053,461 | 2005-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1819271A CN1819271A (zh) | 2006-08-16 |
| CN100477278C true CN100477278C (zh) | 2009-04-08 |
Family
ID=36779097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101159590A Expired - Fee Related CN100477278C (zh) | 2005-02-08 | 2005-11-11 | 硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7453122B2 (zh) |
| CN (1) | CN100477278C (zh) |
| TW (1) | TWI255044B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070075360A1 (en) * | 2005-09-30 | 2007-04-05 | Alpha &Omega Semiconductor, Ltd. | Cobalt silicon contact barrier metal process for high density semiconductor power devices |
| US20090115018A1 (en) * | 2007-11-01 | 2009-05-07 | Alpha & Omega Semiconductor, Ltd | Transient voltage suppressor manufactured in silicon on oxide (SOI) layer |
| US7893494B2 (en) * | 2008-06-18 | 2011-02-22 | International Business Machines Corporation | Method and structure for SOI body contact FET with reduced parasitic capacitance |
| US8232603B2 (en) * | 2009-03-19 | 2012-07-31 | International Business Machines Corporation | Gated diode structure and method including relaxed liner |
| US8299519B2 (en) * | 2010-01-11 | 2012-10-30 | International Business Machines Corporation | Read transistor for single poly non-volatile memory using body contacted SOI device |
| US20120205744A1 (en) * | 2011-02-10 | 2012-08-16 | O Kenneth K | Body contact structure for a semiconductor device |
| US9177968B1 (en) * | 2014-09-19 | 2015-11-03 | Silanna Semiconductor U.S.A., Inc. | Schottky clamped radio frequency switch |
| US10672885B2 (en) * | 2017-10-19 | 2020-06-02 | Newport Fab, Llc | Silicide block isolation for reducing off-capacitance of a radio frequency (RF) switch |
| US10325833B1 (en) | 2018-02-20 | 2019-06-18 | Newport Fab, Llc | Bent polysilicon gate structure for small footprint radio frequency (RF) switch |
| US10586870B2 (en) | 2018-02-20 | 2020-03-10 | Newport Fab, Llc | Wide contact structure for small footprint radio frequency (RF) switch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316808B1 (en) * | 1998-08-07 | 2001-11-13 | International Business Machines Corporation | T-Gate transistor with improved SOI body contact structure |
| CN1532946A (zh) * | 2003-03-18 | 2004-09-29 | 统宝光电股份有限公司 | 具有基体接触的薄膜晶体管组件 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160989A (en) * | 1989-06-13 | 1992-11-03 | Texas Instruments Incorporated | Extended body contact for semiconductor over insulator transistor |
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| JP3364559B2 (ja) * | 1995-10-11 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| US5936278A (en) * | 1996-03-13 | 1999-08-10 | Texas Instruments Incorporated | Semiconductor on silicon (SOI) transistor with a halo implant |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| ES2236630T3 (es) * | 1996-11-25 | 2005-07-16 | Toray Industries, Inc. | Agente antipruritico. |
| JP4278202B2 (ja) * | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
| JP4540146B2 (ja) * | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6521959B2 (en) * | 1999-10-25 | 2003-02-18 | Samsung Electronics Co., Ltd. | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same |
| US6344671B1 (en) * | 1999-12-14 | 2002-02-05 | International Business Machines Corporation | Pair of FETs including a shared SOI body contact and the method of forming the FETs |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6677645B2 (en) * | 2002-01-31 | 2004-01-13 | International Business Machines Corporation | Body contact MOSFET |
| JP2003318405A (ja) * | 2002-04-25 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6828630B2 (en) * | 2003-01-07 | 2004-12-07 | International Business Machines Corporation | CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture |
-
2005
- 2005-02-08 US US11/053,461 patent/US7453122B2/en not_active Expired - Fee Related
- 2005-09-29 TW TW094133962A patent/TWI255044B/zh not_active IP Right Cessation
- 2005-11-11 CN CNB2005101159590A patent/CN100477278C/zh not_active Expired - Fee Related
-
2008
- 2008-10-13 US US12/250,049 patent/US7723787B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316808B1 (en) * | 1998-08-07 | 2001-11-13 | International Business Machines Corporation | T-Gate transistor with improved SOI body contact structure |
| CN1532946A (zh) * | 2003-03-18 | 2004-09-29 | 统宝光电股份有限公司 | 具有基体接触的薄膜晶体管组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200629546A (en) | 2006-08-16 |
| US20090039429A1 (en) | 2009-02-12 |
| US7453122B2 (en) | 2008-11-18 |
| TWI255044B (en) | 2006-05-11 |
| US20060175661A1 (en) | 2006-08-10 |
| US7723787B2 (en) | 2010-05-25 |
| CN1819271A (zh) | 2006-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100477278C (zh) | 硅覆盖绝缘层晶片、硅覆盖绝缘层装置及其形成方法 | |
| TWI327777B (en) | Strained silicon mos device with box layer between the source and drain regions | |
| US6461902B1 (en) | RF LDMOS on partial SOI substrate | |
| US7138690B2 (en) | Shielding structure for use in a metal-oxide-semiconductor device | |
| US8384167B2 (en) | Semiconductor device with field effect transistor and manufacturing method thereof | |
| US7973344B2 (en) | Double gate JFET with reduced area consumption and fabrication method therefor | |
| US20050227448A1 (en) | High voltage double diffused drain MOS transistor with medium operation voltage | |
| KR20010029737A (ko) | 반도체 장치 | |
| SG189600A1 (en) | High voltage device | |
| KR20000022709A (ko) | 전계 효과 트랜지스터와 반도체 구조물 및 그의 제조 방법 | |
| US6737710B2 (en) | Transistor structure having silicide source/drain extensions | |
| US20060278938A1 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
| KR20030004144A (ko) | 반도체장치 및 그 제조방법 | |
| US20060170053A1 (en) | Accumulation mode multiple gate transistor | |
| CN112349782B (zh) | 半导体器件及其制造方法 | |
| US11038051B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7867864B2 (en) | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method | |
| US5818098A (en) | Semiconductor device having a pedestal | |
| US7015547B2 (en) | Multi-configurable independently multi-gated MOSFET | |
| KR20220138813A (ko) | 누설을 줄이고 래치-업을 방지하기 위해 실리콘 기판에 국소적 절연을 갖는 상보적 mosfet 구조 | |
| CN103762177A (zh) | 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少 | |
| CN100563013C (zh) | 半导体器件及其制造方法 | |
| US20130344669A1 (en) | Methods for fabricating integrated circuits with drift regions and replacement gates | |
| CN112349784B (zh) | 半导体器件及其制造方法 | |
| CN112349783B (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090408 |