CN100452332C - 集成电路或分立器件引线框架上涂胶装片的方法 - Google Patents

集成电路或分立器件引线框架上涂胶装片的方法 Download PDF

Info

Publication number
CN100452332C
CN100452332C CNB2007100192393A CN200710019239A CN100452332C CN 100452332 C CN100452332 C CN 100452332C CN B2007100192393 A CNB2007100192393 A CN B2007100192393A CN 200710019239 A CN200710019239 A CN 200710019239A CN 100452332 C CN100452332 C CN 100452332C
Authority
CN
China
Prior art keywords
lead frame
chip
glue
load
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2007100192393A
Other languages
English (en)
Other versions
CN101000878A (zh
Inventor
梁志忠
王新潮
于燮康
谢洁人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changdian Technology Management Co ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CNB2007100192393A priority Critical patent/CN100452332C/zh
Publication of CN101000878A publication Critical patent/CN101000878A/zh
Application granted granted Critical
Publication of CN100452332C publication Critical patent/CN100452332C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

本发明涉及一种集成电路或分立器件引线框架上涂胶装片的方法，它包括以下工艺步骤：1)取一片引线框架；2)将引线框架不需要装片的区域用掩膜覆盖，空出引线框架上需要装片的区域；3)用涂胶方法将胶涂布在引线框架上所空出需要装片的区域；4)移除覆盖在引线框架上的掩膜；5)对已经涂布好胶的引线框架半成品进行第一次烘烤；6)在装片前对第一次烘烤过的引线框架半成品加热使其软化；7)在胶上进行芯片置放作业；8)对已装好芯片的引线框架半成品进行第二次烘烤，使引线框架、胶和芯片之间粘结牢固。本发明方法能使涂胶厚度均匀，无气泡和涂布不均匀现象，在装片时不会发生芯片偏移或旋转的问题。

Description

集成电路或分立器件引线框架上涂胶装片的方法
技术领域
本发明涉及一种集成电路或分立器件引线框架上涂胶装片的方法。属电子元器件封装装片工艺技术领域。
背景技术
传统的集成电路或分立器件引线框架上涂胶装片方法，主要有以下两种：一是在引线框架上点胶装片的方法，二是在圆片背面涂胶装片的方法。它们分别存在以下不足：
一、在引线框架上点胶装片的方法
1、点胶厚度、形状不易控制；
2、点胶用的挤胶空心管(器具)容易堵塞，尤其是装大芯片必须采用多管的挤胶时更容易增加堵塞的机率；
3、装片后胶经挤压溢出不规则，需预留较大的溢胶空间，从而限制了芯片尺寸；
4、在引线框架上对应每颗芯片需要装片的位置进行一个个点胶，速度慢，效率低。
二、在圆片背面涂胶装片的方法
1、因芯片的边缘被模版压住，所以在涂胶时无法将胶刷满整个芯片背面，进而在划片时因芯片周围无法被固定芯片用的胶膜黏住而容易产生飞片；
2、涂胶的厚度要求非常均匀，否则在芯片粘贴在胶膜上时容易有气泡残留；
3、装片后在芯片与引线框架间易有气泡残留；
4、在完成涂胶过程后，顶针在顶芯片时芯片容易发生位移或旋转，是因为非/导电胶与胶膜间的粘合能力较差。
发明内容
本发明的目的在于克服上述不足，提供一种新型的集成电路或分立器件引线框架上涂胶装片的方法，该方法能使涂胶厚度均匀，无气泡和涂布不均匀现象，在装片时不会发生芯片偏移或旋转的问题。
本发明的目的是这样实现的：集成电路或分立器件引线框架上涂胶装片的方法，其特征在于以下工艺步骤：
1)取一片引线框架；
2)将引线框架不需要装片的区域用掩膜覆盖，空出引线框架上需要装片的区域；
3)用涂胶方法将胶涂布在引线框架上所空出需要装片的区域；
4)移除覆盖在引线框架上的掩膜；
5)对已经涂布好胶的引线框架半成品进行第一次烘烤；
6)在装片前对第一次烘烤过的引线框架半成品加热使其软化；
7)在胶上进行芯片置放作业；
8)对已装好芯片的引线框架半成品进行第二次烘烤，使引线框架、胶和芯片之间粘结牢固。
在以上步骤中，可在第4步掩膜移除后，在不使用多次烘烤系列的胶的前提下，可省略第5、6步而直接对其进行装芯片作业，继而再进行烘烤加固。
本发明具有以下有益效果：
1、利用掩膜的厚度可以很容易地控制需要装片的区域上胶的厚度和均匀性。
2、在装片时不易发生芯片偏移或旋转的问题。
3、装片后在芯片与引线框架间不会发生气泡或涂布不均匀的问题。
4、涂胶可采用一次涂胶一片引线框架，不需要一个个点胶，作业更简便。
5、可以在相同装片区域面积的情况下，本发明比采用点胶工艺所装的芯片的面积更大，从而大大提高了引线框架的利用率，降低了开发成本。
附图说明
图1为本发明的步骤一正面结构示意图。
图2图1的A-A剖示图。
图3为本发明的步骤二正面结构示意图。
图4图3的B-B剖示图。
图5为本发明的步骤三正面结构示意图。
图6图5的C-C剖示图。
图7为本发明的步骤四正面结构示意图。
图8图7的D-D剖示图。
图9为本发明的步骤七正面结构示意图。
图10图9的E-E剖示图。
图中：引线框架1、基岛2、掩膜3、需要装片的区域4、胶5、芯片6。
具体实施方式
实施例1：
实施例1为集成电路或分立器件引线框架上涂胶装片的方法，该方法包括以下工艺步骤：
1)取引线框架——取一片引线框架1，如图1、2；
2)贴掩膜——将引线框架1不需要装片的区域用掩膜3覆盖，空出基岛2上需要装片的区域4，如图3、4；
3)涂胶作业——用涂胶方法将胶5涂布在引线框架1上空出的基岛上需要装片的区域4，如图5、6；
4)移除掩膜——移除覆盖在引线框架上的掩膜3，如图7、8；
5)烘烤作业——对基岛4上已经涂布好胶5的引线框架半成品进行第一次烘烤；
6)软化胶作业——在装片前对第一次烘烤过的引线框架半成品进行加热使其软化，以便于后续装片作业；
7)装片作业——在胶5上进行芯片6置放作业，如图9、10；
8)烘烤作业——对已装好芯片6的引线框架半成品进行第二次烘烤，使引线框架1、胶5和芯片6之间粘结牢固，即完成半导体封装的装片工艺。
实施例2：
在以上步骤中，可在第4步掩膜移除后，省略第5、6步而直接对其进行装芯片6作业，继而再进行烘烤加固。
在以上各实施例中，所述装片，其中所装的片可指片式芯片，也可为片式电阻、片式电容、片式电感等；所述在基岛上装片，也不局限于只装在基岛上，还可以在除基岛以外的引线框架的正面或背面装片。

Claims (7)

1、一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于该方法包括以下工艺步骤：
1)取一片引线框架；
2)将引线框架不需要装片的区域用掩膜覆盖，空出引线框架上需要装片的区域；
3)用涂胶方法将胶涂布在引线框架上所空出需要装片的区域；
4)移除覆盖在引线框架上的掩膜；
5)对已经涂布好胶的引线框架半成品进行第一次烘烤；
6)在装片前对第一次烘烤过的引线框架半成品加热使其软化；
7)在胶上进行芯片置放作业；
8)对已装好芯片的引线框架半成品进行第二次烘烤，使引线框架、胶和芯片之间粘结牢固。
2、一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于该方法包括以下工艺步骤：
1)取一片引线框架；
2)将引线框架不需要装片的区域用掩膜覆盖，空出引线框架上需要装片的区域；
3)用涂胶方法将胶涂布在引线框架上所空出需要装片的区域；
4)移除覆盖在引线框架上的掩膜；
5)在胶上进行芯片置放作业；
6)对已装好芯片的引线框架半成品进行烘烤，使引线框架、胶和芯片之间粘结牢固。
3、根据权利要求1或2所述的一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于所装的片指片式芯片。
4、根据权利要求3所述的一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于所述片式芯片是片式电阻、片式电容和片式电感。
5、根据权利要求1或2所述的一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于所述装片的区域在基岛上，或在除基岛以外的引线框架的正面或背面。
6、根据权利要求3所述的一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于所述装片的区域指基岛，或除基岛以外的引线框架的正面或背面。
7、根据权利要求4所述的一种集成电路或分立器件引线框架上涂胶装片的方法，其特征在于所述装片的区域指基岛，或除基岛以外的引线框架的正面或背面。
CNB2007100192393A 2007-01-05 2007-01-05 集成电路或分立器件引线框架上涂胶装片的方法 Active CN100452332C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2007100192393A CN100452332C (zh) 2007-01-05 2007-01-05 集成电路或分立器件引线框架上涂胶装片的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2007100192393A CN100452332C (zh) 2007-01-05 2007-01-05 集成电路或分立器件引线框架上涂胶装片的方法

Publications (2)

Publication Number Publication Date
CN101000878A CN101000878A (zh) 2007-07-18
CN100452332C true CN100452332C (zh) 2009-01-14

Family

ID=38692785

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100192393A Active CN100452332C (zh) 2007-01-05 2007-01-05 集成电路或分立器件引线框架上涂胶装片的方法

Country Status (1)

Country Link
CN (1) CN100452332C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117230B (zh) * 2012-10-25 2015-11-04 南通康比电子有限公司 一种高响应的dip整流桥的工艺
CN104617051A (zh) * 2014-12-30 2015-05-13 上海仪电智能电子有限公司 一种预置胶膜的芯片及其实现方法
CN104617052A (zh) * 2014-12-30 2015-05-13 上海仪电智能电子有限公司 一种采用预置胶膜工艺封装的智能卡模块及其封装方法
CN104600044A (zh) * 2014-12-30 2015-05-06 上海仪电智能电子有限公司 一种微型智能卡及封装方法
CN104617076A (zh) * 2014-12-30 2015-05-13 上海仪电智能电子有限公司 一种预置胶膜的智能卡载带及其实现方法
CN113594051B (zh) * 2021-07-09 2024-02-20 苏州汉天下电子有限公司 半导体封装方法
CN115513072B (zh) * 2022-11-08 2023-03-24 四川遂宁市利普芯微电子有限公司 一种基于流体点胶的微电子器件封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1354507A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 具溢胶防止结构的半导体封装件及其制法
CN1354515A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 导线架具有凹部的半导体封装件
US6414379B1 (en) * 2000-09-29 2002-07-02 Siliconware Precision Industries Co., Ltd. Structure of disturbing plate having down set
JP2003165961A (ja) * 2001-11-28 2003-06-10 Tomoegawa Paper Co Ltd 半導体装置組立用マスクシート
CN1800983A (zh) * 2005-12-31 2006-07-12 厦门大学 集成电路反剥离光刻方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6414379B1 (en) * 2000-09-29 2002-07-02 Siliconware Precision Industries Co., Ltd. Structure of disturbing plate having down set
CN1354507A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 具溢胶防止结构的半导体封装件及其制法
CN1354515A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 导线架具有凹部的半导体封装件
JP2003165961A (ja) * 2001-11-28 2003-06-10 Tomoegawa Paper Co Ltd 半導体装置組立用マスクシート
CN1800983A (zh) * 2005-12-31 2006-07-12 厦门大学 集成电路反剥离光刻方法

Also Published As

Publication number Publication date
CN101000878A (zh) 2007-07-18

Similar Documents

Publication Publication Date Title
CN100452332C (zh) 集成电路或分立器件引线框架上涂胶装片的方法
CN1279797A (zh) 电子模块或标签及其制造方法、包括这种模块或标签的介质
CN106739404A (zh) 一种固态胶膜的贴合方法
CN107979970A (zh) 一种芯片贴片机和芯片贴片方法
CN105799289B (zh) 一种转贴膜及其制作方法和使用该转贴膜进行贴膜的方法
TWI230426B (en) Packaging method of integrated circuit
CN102543812B (zh) 晶圆支架制作方法
CN100447968C (zh) 集成电路或分立器件引线框架上涂胶的方法
CN107116657B (zh) 一种竹箨圆茶盘的加工方法
CN206584958U (zh) 一种双层封装胶的led器件及led显示屏
CN208359522U (zh) 一种天窗铁框贴海绵工装
CN205428891U (zh) 一种半导体载体治具
CN110286791B (zh) 触控基板及制备方法、显示面板及制备方法、显示装置
CN206164852U (zh) 音膜粘接装置
CN106783679A (zh) 芯片贴装设备及贴装芯片的方法
CN209395402U (zh) 一种再生塑料制品自动覆膜装置
CN107139396A (zh) 一种卡片注胶方法及注胶模具、注胶装置
CN109401654A (zh) 一种封装载带基材、双界面载带及其制作方法
CN216993303U (zh) 一种涂胶丝网板
CN211910813U (zh) 一种贴片指甲加工设备
TW200522316A (en) Method of distributing conducting adhersive to lead frame
CN110600418A (zh) 柔性显示装置的剥离方法及其剥离装置
CN110729203B (zh) 一种敞开式心电图感应器封装工艺
CN204434535U (zh) 晶圆黏接薄膜结构
CN208148534U (zh) 一种fpc胶膜压合装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20221121

Address after: 201201 room 111, building 1, No. 200, Jichuang Road, Pudong New Area, Shanghai

Patentee after: Changdian Technology Management Co.,Ltd.

Address before: 214431 No. 275 middle Binjiang Road, Jiangsu, Jiangyin

Patentee before: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

TR01 Transfer of patent right