CN100426793C - 一种存储器的控制器及控制方法 - Google Patents

Abstract

本发明公开了一种存储器的控制器及控制方法，涉及IP网络设备中的存储技术领域。该控制器中，命令解析及初始化模块和地址及控制接口模块、读写数据通路模块和读写数据接口模块分别相互连接在用户应用层面与存储器之间；时分复用控制模块与命令解析及初始化模块相连接；先进先出数据处理模块与读写数据通路模块相连接。本发明借助时分复用的原理，把每个时间片分成若干个时隙，把对存储器中每个存储块的读写操作分配到相应的时隙当中，并保证对同一个存储块的两次连续访问的时间间隔大于或等于tRC时间，提高存储器读写数据的效率；本发明按照先进先出方式对存储在存储器中数据进行处理，提高了存储器接口的数据存取效率。

Description

一种存储器的控制器及控制方法

[技术领域]

本发明涉及一种IP网络设备中的存储技术领域，尤其涉及一种存储器的控制器及控制方法。

[背景技术]

随着IP网络的发展，IP网络传输的数据流量越来越大。由于IP网络数据流量的突发性，越来越多大容量、高数据流量的存储器用在IP网络设备中，例如QDR SSRAM(Quad Data Rate Synchronous Static Random Access Memory四倍数据速率同步静态随机存储器)、RLDRAM(Reduced Latency Dynamic Random Access Memory低延迟动态随机存储器)、DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory双倍数据速率同步动态随机存储器)、SDRAM(Synchronous Dynamic RandomAccess Memory同步动态随机存储器)和FCRAM(Fast Cycle Random Access Memory快速循环动态存储器)。由于QDR SSRAM容量比较小，价格较贵，DDR SDRAM数据速率比较低，RLDRAM在很多场合得到应用。

RLDRAM、DDR SDRAM、SDRAM和FCRAM等这些存储器都存在一个tRC问题，tRC指的是对存储器中同一bank(存储块)的两次突发操作的最小时间间隔。所以在设计这些存储器的控制器时，要充分考虑到存储器的tRC问题。

如1图所示，存储器的控制器一般包含以下几个部分：命令解析及初始化模块、读写数据通路模块、地址及控制接口模块和读写数据接口模块。命令解析及初始化模块完成存储器的上电初始化以及对用户应用层面送来的命令进行解析，并将解析的命令送到地址和控制接口模块，地址和控制接口模块将解析的命令转换为存储器能够识别的时序和波形，从而实现对存储器的控制。读写数据通路模块包括：读数据通路和写数据通路，这两个通路相互独立。读数据通路从读写数据接口模块读取数据，把数据送到用户应用层面；写数据通路把用户应用层面送来的数据，写入数据接口模块。读写数据接口模块包括：读数据接口和写数据接口，读数据接口根据存储器送来的数据和时钟，将DDR(Double Data Rate双倍数据速率)的数据转换为SDR(Single Data Rate单倍数据速率)的数据(数据位宽增加一倍)，最后把数据送到读数据通路。写数据接口将写数据通路送来的SDR数据转换为DDR的数据(数据位宽减少为原来的一半)，并把数据送到存储器。

若存储器的控制器为上述的控制器，则会出现一个比较大的问题，就是由于存储器本身存在tRC问题，如果连续两次对存储器的同一个bank进行突发操作，在前一次突发操作结束后，必须经过一个tRC时间，才能再次对同一个bank进行突发操作，这样就浪费存储器在这段时间(tRC时间)存取数据的带宽。例如：假设存储器的突发长度BL＝2，即对存储器的一次突发操作读(写)RAM位宽数据的个数。以bank0为例，用户应用层面先后来了一次，写bank0的突发操作和读bank0的突发操作，存储器的控制器在处理完写bank0的突发操作之后，必须等一段时间(tRC时间)，才能开始进行读bank0的突发操作。

目前存储器的最小tRC＝20ns，我们以tRC＝20ns为例，如图2所示：t1为上次对存储器的某一个bank进行访问的时间点，t2为下次对该bank进行访问的时间点，可以看出t2与t1的时间间隔最少应该为20ns，不管访问存储器的时钟频率为多少，都必须在20ns以后才能进行。如果访问存储器的时钟频率为200MHz，至少需要等待4个时钟周期。如果访问存储器的时钟频率为100MHz，至少需要等待2个时钟周期。这样就浪费了存储器在tRC这段时间的存取数据带宽，从而降低了存储器的读写效率。

[发明内容]

本发明要解决的技术问题是提供一种存储器的控制器及控制方法，充分利用了存储器在tRC这段时间的存取数据带宽，提高了存储器的读写效率。

本发明是通过下面的技术方案来实现的：

一种存储器的控制器，包括命令解析及初始化模块、地址及控制接口模块、读写数据通路模块和读写数据接口模块；还包括时分复用控制模块和先进先出数据处理模块，所述时分复用控制模块与所述命令解析及初始化模块相连接，所述先进先出数据处理模块与读写数据通路模块相连接；所述时分复用控制模块把存储器工作时间划分为至少两个时间间隔大于或者等于存储器的tRC时间的时隙，并把对存储块的读/写操作固定到对应的时隙中，其中对所述同一存储块的读/写操作对应的时隙间隔大于或者等于所述存储器的tRC时间；所述先进先出数据处理模块对写入存储块的数据进行先进先出方式处理。

本发明的进一步改进在于：所述存储器为低延迟动态随机存储器、双倍数据速率同步动态随机存储器、同步动态随机存储器或者快速循环动态存储器。

一种存储器的控制方法，包括以下步骤：

301、时分复用控制模块把存储器的工作时间划分为至少一个时间片，并把每个时间片再划分成至少两个时隙；

302、时分复用控制模块把对存储器中每一存储块的特定操作类型与所述时隙一一对应，并保存该对应关系，其中对所述同一存储块的读/写操作对应的时隙间隔大于或者等于所述存储器的tRC时间；

303、命令解析及初始化模块解析用户应用层面发出的对存储器中某一存储块进行特定操作的命令请求，得到对该存储块进行特定操作所对应的时隙；

304、判断当前时间是否属于该对应的时隙，若属于，则执行对该存储块的特定操作；若不属于，则不执行对该存储块的特定操作。

步骤301进一步包括：命令解析及初始化模块对存储器进行上电初始化。

步骤301中所述时隙的个数为存储器中存储块的个数的2倍。

步骤301中所述时间片大于或者等于存储器的tRC时间的2倍。

步骤302中所述特定操作类型为读操作或者写操作。

步骤302中对某一存储块的读操作和写操作所在的时隙时间间隔大于或者等于存储器的tRC时间。

步骤304中执行对该存储块的写操作时，则在把数据写入该存储块前，由先进先出数据处理模块对该数据进行先进先出方式处理。

由于采用了以上的技术方案，本发明借助TDM(时分复用)的原理，把时间分为相等的时间片，也可以不划分，作为一个时间片；由于存储器中有特定数目个bank，因此需要把每个时间片分成至少两个时隙，把对存储器中特定数目个bank的读写操作分配到相应的时隙当中，并保证对同一个bank的两次连续访问的时间大于或者等于tRC时间，从而能够在合理的时间内及时再次访问同一个bank，并且在tRC这段时间内也能够对其他bank进行访问，充分利用了存储器的存取数据带宽，提高存储器读写数据的效率；本发明按照FIFO(先进先出)方式对存储在存储器中数据进行处理，保证了数据的先进先出，提高了存储器接口的数据存取效率；本发明实现简单，解决了存储器中存在的tRC问题。

[附图说明]

图1是现有技术中的控制器框图及其与存储器的连接示意图。

图2是tRC时间的说明示意图。

图3是本发明的控制器框图及其与存储器的连接示意图。

图4是bank的访问类型与时隙进行对应的示意图。

图5是经FIFO方式处理后的报文在存储器中的存储格式示意图。

图6是本发明中对存储器的控制方法流程图。

[具体实施方式]

下面结合附图和实施例对本发明进行进一步阐述：

如图3所示，本发明的控制器为图中的虚线框部分，该控制器是在现有技术的基础之上，增加了时分复用控制模块和FIFO数据处理模块(先进先出数据处理模块)；时分复用控制模块与命令解析及初始化模块相互连接，FIFO数据处理模块与读写数据通路模块相互连接，所述时分复用控制模块把存储器工作时间划分为至少两个时隙，所述时隙时间间隔大于或者等于存储器的tRC时间，并把对存储块的读/写操作固定到对应的时隙中；所述先进先出数据处理模块对写入存储块的数据进行先进先出方式处理。用户应用层面与存储器之间有两条通路，一条通路是：从命令解析及初始化模块到地址及控制接口模块；通过这条通路用户应用层面向存储器发出控制命令信息，以控制存储器存储数据的策略；另一条通路是：从读写数据通路模块到读写数据接口模块；通过这条通路用户应用层面向存储器发送所存储的数据或者读取存储器中所存储的数据；该条通路分为相互独立的读数据通路和写数据通路，数据的读写互不干扰。

本发明中的时分复用控制模块基于时分复用的原理，将存储器工作时间分为相等的时间片，再把每个时间片分成至少两个时隙，也可以分成bank个数或者bank组数的倍数个时隙，其中，bank组中包括至少两个bank，并且把每个bank的读写操作分配到相应的时隙当中，并保证对同一个bank的两次连续访问的时间大于或者等于tRC时间，从而能够在合理的时间内及时再次访问同一个bank，同时，在tRC这段时间内也能够对其他bank进行访问。

下面以RLDRAM为例，把时隙分成16个，刚好是bank数的2倍，对本发明的原理进行具体说明：

假设存储器的tRC＝40ns，时钟频率为100MHz，BL＝4，存储器有8个Bank，因为每次存储器读取数据都是按照存储器的数据位宽读取的，而一个Burst(突发操作)包含BL次对同一个bank的读写，所以在读写存储器数据时，以(RLDRAM的位宽×BL)为单位。如图4所示，为bank的操作类型与时隙的对应关系图。在图中，W表示对存储器进行写操作，R表示对存储器进行读操作。可以看出，在时隙time0时，对bank0进行写操作，对bank3进行读操作，在时隙time1时，对bank0进行写操作，对bank4进行读操作，在时隙time2时，对bank1进行写操作，对bank4进行读操作，在时隙time3时，对bank1进行写操作，对bank5进行读操作，……依次类推，在时隙time15时，对bank7进行写操作，对bank3进行读操作。对于bank0来说，其写操作是在time0进行的，而其读操作是在time9进行的，因此必须保证time9与time0之间的时间间隔大于或者等于tRC时间，这样无论时钟周期是怎样的，都可以利用tRC的这段时间内，time1时，对bank4的读操作，对bank0进行写操作；time2时，对bank1进行写操作，对bank4进行读操作……，一直到time9，就可以对bank0进行读操作了。

时隙由一个4bit的计数器产生。读和写操作总是处于一个确定的bank。若需要对某一个bank进行读/写操作，则只能在属于该bank的读/写时隙时进行；若要进行对某一bank的读/写操作但发现此时不属于该bank的读/写时隙，则等待属于自己的时隙到来，才能进行对这个bank的读/写操作，这样就可以规避tRC问题了。

对于时隙的个数，并不一定要求是bank数的2倍，也可以是其它的数目，但至少是两个以上，只要保证对同一bank的两次突发操作(一次读，一次写)之间的时间间隔大于或者等于存储器本身存在的tRC时间，就可以了。

图5是经FIFO(First In First Out先进先出)方式处理后的报文在存储器中的存储格式示意图，为了使存储器读写数据不间断，存储器接口数据存取效率最高，将存储在存储器中的数据按照字节级FIFO方式进行处理：即从存储器读出的数据的顺序和从用户应用层面送来的数据的先后顺序是一致的。这样做的好处：只有用户应用层面有数据，就可以不间断的写入存储器。同时，如果存储器中有数据，就可以不间断的从存储器中读取数据，送到用户应用层面。图中，“×”表示无效数据，每一个小格表示一个byte(字节)的数据，每个小格中的数字表示一个报文号，相同报文号表示存储同一个报文的数据。每一个报文的第一个32bits(位)的数据(另外还有4bits为报文控制数据)存放在存储器的地址为4n(n为整数)的地方，即第一个32bits数据存放在图中表格的第一排。如果一个报文的字节数不到16m(m为自然数)时，则用无效数据“×”代替，补充够16m个。图中“1”的个数为9个，则需要补充7个无效数据“×”；“2”的个数为10个，则需要补充6个无效数据“×”；假设“3”的个数为20个，则需补充12个无效数据“×”。

如图6所示，是本发明中对存储器的控制方法流程图。控制器对存储器对的控制方法的具体过程如下：

由命令解析及初始化模块完成对存储器的上电初始化，在完成初始化后，由时分复用模块把时间分成相等的时间片，再把每个时间片平均分成2倍于存储器bank或者bank组个数的时隙，同时保证每个时间片大于等于2倍的该存储器的tRC时间，把对存储器每个bank的操作类型都一一对应到各个时隙中，并保存该对应关系。由于对每个bank的操作类型除了读操作，就是写操作，因此，每一bank的特定操作类型都能够与一个时隙进行对应。

命令解析及初始化模块检测用户应用层面是否发出对存储器进行突发操作的请求，若没有，则继续检测；若有，则对用户应用层面发出的请求命令进行解析，得出该请求的目的：

如果该请求的目的是对bank1进行写操作，则由时分复用模块查到：对bank1的写操作必须在时隙time2和time3时才能进行，若当前的时间还没有到时隙time2，则不执行对bank1的写操作，若当前的时间到了时隙time2，则执行对bank1的写操作，同时，即将写入bank1的数据在经过读写数据通路时，由FIFO数据处理模块对该数据进行处理，使得以后在读取该数据时，能够按照该数据存入存储器的先后顺序被读出，达到数据先进先出的目的；

如果该请求的目的是对bank1进行读操作，则由时分复用模块查到：对bank1的读操作必须在时隙time11和time12时才能进行，若当前的时间还没有到时隙time11，则不执行对bank1的读操作，若当前的时间到了时隙time11，则执行对bank1的读操作，读出的数据经过读写数据接口模块和读写数据通路模块，送到用户应用层面。

经过上述过程，完成了对存储器对某一bank进行读写操作的控制，对其他bank进行读写操作的控制过程与上述过程类似。

本发明的关键在于：保证对同一bank的两次突发操作(一次读，一次写)之间的时间间隔大于或者等于存储器本身存在的tRC时间，而在这段tRC时间内还可以进行对其他bank的相应操作，充分利用了存储器的存取数据带宽，提高存储器读写数据的效率，从而避开现有技术中遇到的tRC时间的问题；而且在数据存储的格式上采用FIFO方式的存储格式，提高了存储器接口的数据存取效率。

Claims (9)

1、一种存储器的控制器，包括命令解析及初始化模块和读写数据通路模块，其特征在于：还包括时分复用控制模块和先进先出数据处理模块，所述时分复用控制模块与所述命令解析及初始化模块相连接，所述先进先出数据处理模块与读写数据通路模块相连接；所述时分复用控制模块把存储器工作时间划分为至少两个时间间隔，并把对存储块的读/写操作固定到对应的时隙中，其中对所述同一存储块的读/写操作对应的时隙间隔大于或者等于所述存储器的tRC时间；所述先进先出数据处理模块对写入存储块的数据进行先进先出方式处理。

2、根据权利要求1所述的一种存储器的控制器，其特征在于：所述存储器为低延迟动态随机存储器、双倍数据速率同步动态随机存储器、同步动态随机存储器或者快速循环动态存储器。

3、一种存储器的控制方法，其特征在于，包括以下步骤：

301、时分复用控制模块把存储器的工作时间划分为至少一个时间片，并把每个时间片再划分成至少两个时隙；

302、时分复用控制模块把对存储器中每一存储块的特定操作类型与所述时隙一一对应，并保存该对应关系，其中对同一个所述存储块的特定操作的时隙间隔大于或者等于所述存储器的tRC时间；

303、命令解析及初始化模块解析用户应用层面发出的对存储器中某一存储块进行特定操作的命令请求，得到对该存储块进行特定操作所对应的时隙；

304、判断当前时间是否属于该对应的时隙，若属于，则执行对该存储块的特定操作；若不属于，则不执行对该存储块的特定操作。

4、根据权利要求3所述的一种存储器的控制方法，其特征在于，步骤301进一步包括：命令解析及初始化模块对存储器进行上电初始化。

5、根据权利要求3所述的一种存储器的控制方法，其特征在于：步骤301中所述时隙的个数为存储器中存储块的个数的2倍。

6、根据权利要求3所述的一种存储器的控制方法，其特征在于：步骤301中所述时间片大于或等于存储器的tRC时间的2倍。

7、根据权利要求3所述的一种存储器的控制方法，其特征在于：步骤302中所述特定操作类型为读操作或写操作。

8、根据权利要求7所述的一种存储器的控制方法，其特征在于：步骤302中对某一存储块的读操作和写操作所在的时隙时间间隔大于或者等于存储器的tRC时间。

9、根据权利要求7所述的一种存储器的控制方法，其特征在于：步骤304中执行对该存储块的写操作时，则在把数据写入该存储块前，由先进先出数据处理模块对该数据进行先进先出方式处理。

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