CN100420014C

CN100420014C - 静电放电保护电路

Info

Publication number: CN100420014C
Application number: CNB2004100482636A
Authority: CN
Inventors: 赖纯祥; 苏醒; 吕佳伶; 叶彦宏; 卢道政
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2008-09-17
Anticipated expiration: 2024-06-14
Also published as: CN1716593A

Abstract

本发明关于一种静电放电保护电路，其与一输入垫电性连接，该静电放电保护电路包括：一二极管，配置在一基底中，且此二极管与上述的输入垫电性连接；一P型深井区，位于基底中；一N型井区，位于P型深井区中；一第一P+掺杂区，位于N型井区中，且第一P+掺杂区与输入垫电性连接；一NMOS晶体管，位于基底上，其中此NMOS晶体管具有一栅极、一源极以及一漏极，且漏极位于N型井区中并电性连接至一控制电路电源(Vcc)，而源极位于P型深井区中；以及一第二P+掺杂区，位于P型深井区中。本发明的静电放电保护电路相较于传统的电路设计仅需要较小的面积。

Description

静电放电保护电路

技术领域

本发明涉及一种静电放电保护电路(ESD)，特别是涉及一种应用于高速输入垫(High-Speed Input Pad)的静电放电保护电路。

背景技术

静电放电为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如在地毯上行走的人体，在相对湿度较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。在封装集成电路的机器或测试集成电路的仪器，亦可能产生约几百至几千伏的静态电压。当上述的带电体(人体、机器或仪器)接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。

为了防止集成电路因为静电放电现象而损坏，一般都会在集成电路中加入静电放电保护电路的设计。而一般静电放电保护电路有许多的设计方式，其中一种常见的方式就是利用MOS晶体管(晶体管即电晶体，以下均称为晶体管)来布局。使用MOS晶体管来设计静电放电保护电路通常可以达到不错的保护效果，但是此种电路设计的面积会较为庞大，因此相对也会有较大的寄生电容的负载效应(loading effect)，因而影响讯号的传输速度。特别是针对有高速或高压输入需求的组件来说，上述的负载效应是必须克服的问题。

另外一种静电放电保护电路的设计方式，是利用二极管搭配MOS晶体管来布局。一般来说，二极管具有绝佳的导电流效率，而且此种主要利用二极管来达到静电放电保护效果的设计方式可以解决上述的寄生电容负载效应的问题。但是，由于二极管本身不具有排出静电电流的能力，因此通常仍须搭配MOS晶体管。然而此种静电放电保护电路中所设计的MOS晶体管同样需要较大的面积，而且通常还需要将此MOS晶体管设计在靠近输入垫之处，因此，会增加整个保护电路设计的复杂性以及面积。

由此可见，上述现有的静电放电保护电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决静电放电保护电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般的产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的静电放电保护电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的静电放电保护电路，能够改进一般现有的静电放电保护电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的静电放电保护电路存在的缺陷，而提供一种新型结构的静电放电保护电路，所要解决的技术问题是使此种电路设计并不需使用到大面积，而且可以有效的达到静电放电保护的功效，从而更加适于实用。

本发明的另一目的在于，提供一种静电放电保护电路，所要解决的技术问题是使此种保护电路仅需使用到小面积，而且可以应用于高压或高速的输入垫，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护电路，其与一输入垫电性连接，该静电放电保护电路包括：一二极管，配置在一基底中，且该二极管与该输入垫电性连接；一第一型态的深井区，位于该基底中；一第二型态的井区，位于该第一型态的深井区中；一第一型态的第一掺杂区，位于该第二型态的井区中，且其与该输入垫电性连接；一第二型态的第二掺杂区，位于该第二型态的井区中，且其电性连接至一控制电路电源(Vcc)；一第二型态的第三掺杂区，位于该第一型态的深井区中；以及一第一型态的第四掺杂区，位于该第一型态的深井区中。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的静电放电保护电路，其中所述的二极管的一端电性连接至该输入垫，另一端接地。

前述的静电放电保护电路，其中所述的第二型态的第三掺杂区以及该第一型态的第四掺杂区接地。

前述的静电放电保护电路，其中所述的第二型态的第二掺杂区位于该第一型态的第一掺杂区以及该第二型态的第三掺杂区之间。

前述的静电放电保护电路，其中部分的该第二型态的第二掺杂区位于该第二型态的井区中，而另一部分的该第二型态的第二掺杂区位于该第一型态的深井区中。

前述的静电放电保护电路，其更包括一第一型态的第五掺杂区，位于部分的该第二型态的井区以及部分的该第一型态的深井区中。

前述的静电放电保护电路，其中所述的第一型态的第五掺杂区电性连接至一控制电路，以控制该第一型态的第五掺杂区是否接地。

前述的静电放电保护电路，当该输入垫接收到一静电电流时，该控制电路电源(Vcc)为关闭的状态，而该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该第二型态的第三掺杂区构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。

前述的静电放电保护电路，其中所述的第一型态为P型，该第二型态为N型。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种静电放电保护电路，其与一输入垫电性连接，该静电放电保护电路包括：一二极管，配置在一基底中，且该二极管与该输入垫电性连接；一第一型态的深井区，位于该基底中；一第二型态的井区，位于该第一型态的深井区中；一第一型态的第一掺杂区，位于该第二型态的井区中，且其与该输入垫电性连接；一晶体管，位于该基底上，其中该晶体管具有一栅极、一源极以及一漏极，该漏极位于该第二型态的井区中且电性连接至一控制电路电源(Vcc)，该源极位于该第一型态的深井区中；以及一第一型态的第二掺杂区，位于该第一型态的深井区中。

前述的静电放电保护电路，其中所述的晶体管的该栅极与该源极以及该第一型态的第二掺杂区接地。

前述的静电放电保护电路，其中所述的晶体管的该漏极有一部份位于该第二型态的井区中，另一部分位于该第一型态的深井区中。

前述的静电放电保护电路，去中当该输入垫接收到一静电电流时，该控制电路电源(Vcc)为关闭的状态，该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该晶体管的该源极构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种静电放电保护电路，其与一输入垫电性连接，该静电放电保护电路包括：一二极管，配置在一基底中，且该二极管与该输入垫电性连接；一第一型态的深井区，位于该基底中；一第二型态的井区，位于该第一型态的深井区中；一第一型态的第一掺杂区，位于该第二型态的井区中，且其与该输入垫电性连接；一第二型态的第二掺杂区，位于该第二型态的井区中，且其电性连接至一控制电路电源(Vcc)；一晶体管，位于该基底上，其中该晶体管具有一栅极、一源极以及一漏极，该源极以及该漏极皆位于该第一型态的深井区中，且该漏极电性连接至该控制电路电源(Vcc)；以及一第一型态的第三掺杂区，位于该第一型态的深井区中。

前述的静电放电保护电路，其中所述的晶体管的该栅极与该源极以及该第一型态的第三掺杂区接地。

前述的静电放电保护电路，其中所述的第二型态的第二掺杂区有一部份位于该第二型态的井区中，另一部分位于该第一型态的深井区中。

前述的静电放电保护电路，其中当该输入垫接收到一静电电流时，该控制电路电源(Vcc)为关闭的状态，该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该晶体管的该漏极构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提出一种静电放电保护电路，其与一输入垫电性连接，此静电放电保护电路包括：一二极管，配置在一基底中，且此二极管与上述的输入垫电性连接；一第一型态的深井区，位于基底中；一第二型态的井区，位于第一型态的深井区中；一第一型态的第一掺杂区，位于第二型态的井区中，且第一型态的第一掺杂区与输入垫电性连接；一第二型态的第二掺杂区，位于第二型态的井区中，且第二型态的第二掺杂区电性连接至一控制电路电源(Vcc)；一第二型态的第三掺杂区，位于第一型态的深井区中；以及一第一型态的第四掺杂区，位于第一型态的深井区中。

本发明另提出另一种静电放电保护电路，其与一输入垫电性连接，此静电放电保护电路包括：一二极管，配置在一基底中，且此二极管与上述的输入垫电性连接；一第一型态的深井区，位于基底中；一第二型态的井区，位于第一型态的深井区中；一第一型态的第一掺杂区，位于第二型态的井区中，且第一型态的第一掺杂区与输入垫电性连接；一晶体管，位于基底上，其中此晶体管具有一栅极、一源极以及一漏极，且漏极位于第二型态的井区中并电性连接至一控制电路电源(Vcc)，而源极位于第一型态的深井区中；以及一第一型态的第二掺杂区，位于第一型深井区中。

本发明还提出另一种静电放电保护电路，其与一输入垫电性连接，此静电放电保护电路包括：一二极管，配置在一基底中，且此二极管与上述的输入垫电性连接；一第一型态的深井区，位于基底中；一第二型态的井区，位于第一型态的深井区中；一第一型态的第一掺杂区，位于第二型态的井区中，且第一型态的第一掺杂区与输入垫电性连接；一第二型态的第二掺杂区，位于第二型态的井区中，且第二型态的第二掺杂区电性连接至一控制电路电源(Vcc)；一晶体管，位于基底上，其中第一晶体管具有一栅极、一源极以及一漏极，且源极以及漏极皆位于第一型态的深井区中，而且漏极电性连接至控制电路电源(Vcc)；以及一第一型态的第三掺杂区，位于第一型深井区中。

经由上述可知，本发明关于一种静电放电保护电路，其与一输入垫电性连接，此静电放电保护电路包括：一二极管，配置在一基底中，且此二极管与上述的输入垫电性连接；一P型深井区，位于基底中；一N型井区，位于P型深井区中；一第一P+掺杂区，位于N型井区中，且第一P+掺杂区与输入垫电性连接；一NMOS晶体管，位于基底上，其中此NMOS晶体管具有一栅极、一源极以及一漏极，且漏极位于N型井区中并电性连接至一控制电路电源(Vcc)，而源极位于P型深井区中；以及一第二P+掺杂区，位于P型深井区中。本发明的静电放电保护电路相较于传统的电路设计仅需较要小的面积。

借由上述技术方案，本发明静电放电保护电路至少具有下列优点：

1、本发明的静电放电保护电路相较于传统的静电放电保护电路来说所需的面积小许多，从而更加适于实用。

2、由于整个静电放电保护电路的面积缩减，可以降低寄生电容的负载效应，因此本发明的静电放电保护电路可以应用于具有高速或高压输入需求的组件。

综上所述，本发明特殊结构的静电放电保护电路，可使此种电路设计并不需使用到大面积，而且可以有效的达到静电放电保护的功效；另外本发明可使此种保护电路仅需使用到小面积，而且可以应用于高压或高速的输入垫。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的静电放电保护电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1A是依照本发明一较佳实施例的静电放电保护电路的剖面示意图。

图1B是图1A的等效电路图。

图2A是依照本发明另一较佳实施例的静电放电保护电路的剖面示意图。

图2B是图2A的等效电路图。

图3是依照本发明另一较佳实施例的静电放电保护电路的剖面示意图。

图4是依照本发明又一较佳实施例的静电放电保护电路的剖面示意图。

图5是图5中的控制电路的电路图。

图6是依照本发明再一较佳实施例的静电放电保护电路的剖面示意图。

图7是依照本发明再一较佳实施例的静电放电保护电路的剖面示意图。

100：基底 101：P型深井区

102：N型井区 104、110、150：P+掺杂区

106、108、190：N+掺杂区 109：栅极

112、114：寄生双载子晶体管(寄生双载子电晶体)

120、130：二极管(二极体) 122：输入垫

N、180、280：晶体管(电晶体) 400：控制电路

R1、R2、R：电阻 C：电容器

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的静电放电保护电路其具体实施方式、结构、特征及其功效，详细说明如后。

本发明所提出的静电放电保护电路，特别可以应用于具有高速输入垫的组件，而且本发明所提供的静电放电保护电路相较于现有传统的静电放电保护电路仅需要小面积。以下以较佳实施例来详细说明本发明，但并非用以限定本发明。特别是，在以下的实施例中是以第一型态为P型，而第二型态为N型来进行说明，但是熟习该项技术者应知，亦可以将第一型态置换成N型，将第二型态置换成P型。

第一实施例

请参阅图1A以及图1B所示，图1A是依照本发明一较佳实施例的一种静电放电保护电路的剖面示意图，图1B是图1A的静电放电保护电路的等效电路图。本实施例的静电放电保护电路与一输入垫122电性连接，该静电放电保护电路，其包括：一二极管120、一第一型态的深井区101、一第二型态的井区102、一第一型态的第一掺杂区104、一第二型态的第二掺杂区106、一第二型态的第三掺杂区108以及一第一型态的第四掺杂区110。

其中，二极管120形成在基底100中，其例如是由一N型井区以及形成在N型井区中的一P+掺杂区以及一N+掺杂区所构成。在一较佳实施例中，二极管120的一端与输入垫122电性连接，而二极管120的另一端则是接地。

在一较佳实施例中，上述的第一型态的深井区101例如是一P型深井区，第二型态的井区102例如是一N型井区，第一型态的第一掺杂区104例如是一P+掺杂区，第二型态的第二掺杂区106例如是一N+掺杂区，第二型态的第三掺杂区108例如是一N+掺杂区，而第一型态的第四掺杂区110例如是一P+掺杂区。

其中，P+掺杂区104位于N型井区102中。在一较佳实施例中，P+掺杂区104电性连接至输入垫122。另外，N+掺杂区106也是位在于N型井区102中。在一较佳实施例中，N+掺杂区106电性连接至一控制电路电源(Vcc)。此外，P+掺杂区110以及N+掺杂区108则是位在P型深井区101内。在一较佳实施例中，P+掺杂区110以及N+掺杂区108接地。

在此，N型井区102以及位于N型井区102内的P+掺杂区104以及N+掺杂区106构成另一二极管130结构，且二极管130的一端电性连接至输入垫122，而另一端电性连接至控制电路电源(Vcc)。

当遭到静电电流的袭击时，Vcc是关闭的状态。此时，静电电流会从输入垫122处进入，而开启静电放电保护电路的保护机制。较为详细的说明是，当正静电电流由输入垫122流进时，二极管130可以疏导正静电电流，而当负静电电流由输入垫122流进时，二极管120可以疏导负静电电流。而且，P+掺杂区104、N型井区102以及P型深井区101会构成一PNP寄生双载子晶体管112，其中R1为N型井区102的电阻值。而N型井区102、P型深井区101以及N+掺杂区108会构成一NPN寄生双载子晶体管114，其中R2为P型深井区的电阻值。特别是，PNP寄生双载子晶体管112的基极会与NPN寄生双载子晶体管114的集极相连，而NPN寄生双载子晶体管114的基极又会与PNP寄生双载子晶体管112的集极相连。换句话说，每一个寄生双载子晶体管的基极都被另一个寄生双载子晶体管的集极所驱使，而形成一个正授回路(positive feedback loop)，而所构成的PNPN半导体结构即为一硅控整流器(silicon control rectifier，SCR)的结构。

因此，在本实施例中，搭配二极管设计的静电放电保护电路，并不需使用大面积的MOS晶体管，而是由两二极管120、130以及由寄生双载子晶体管112、114所构成的SCR结构所构成。因此，本发明的静电放电保护电路不需使用大面积，即可以达到电放电保护的功效。

在另一较佳实施例中，请参阅2A以及图2B所示，将先前图1A所述的N+掺杂区106配置在P+掺杂区104以及N+掺杂区108之间，而使得N型井区102内的N+掺杂区106与位于P型深井区101内的N+掺杂区108较为靠近。而属于二极管130的一部份的N+掺杂区106在此又可以同时作为硅控整流器(SCR)的防护环(guard ring)。

在图2A以及图2B的实施例中，当组件在正常操作时，Vcc为开启的状态，此时PNP寄生双载子晶体管112由基极至射极的电压会被反偏压(reverse-biased)，而使得PNP寄生双载子晶体管112不会被开启。而倘若PNP寄生双载子晶体管112没有被开启，正授回路(或SCR)就不会形成，因此能抑制闩锁(latch up)现象的发生。

这是因为，当硅控整流器(SCR)于运作时要电子以及电洞，而当电子在经过N+掺杂区106时就会被N+掺杂区106吸引，如此将使得硅控整流器(SCR)相对不易被开启，因此N+掺杂区106即相当于一防护环的作用，而抑制闩锁(latch up)现象的发生。

而当遭到静电放电的袭击时，Vcc为关闭的状态，此时当静电放电电流由输入垫122进入时，此电路即会形成如同图1A及图1B的一正授回路而构成由双载子晶体管112、114组成的硅控整流器(SCR)，因而能发挥其静电放电保护的功效。

在又一较佳实施例中，请参阅图3所示，将先前图2A中的N+掺杂区106配置在特殊的位置，使得部分的N+掺杂区106位于部分的N型井区102以及部分的P型深井区101内。

在图3所示的实施例中，当组件在正常操作时，Vcc是开启的状态，同样N+掺杂区106可以作为一防护环，而抑制闩锁(latch up)现象的发生。而当遭到静电放电的冲击时，Vcc是关闭的状态，此时由于N+掺杂区106/P型深井区101的接面崩溃电压(例如是约10～15V)，相较于图2中N型井区102/P型深井区101接面的崩溃电压(例如是约20～30V)来得低，因此图3中所构成的硅控整流器(SCR)相较图2A所构成硅控整流器(SCR)来说相对的较容易被开启，而能够较有效的发挥静电放电保护的功效。

在另一较佳实施例中，请参阅图4所示，在先前图2A中的N型井区102内额外的再配置一P+掺杂区150。在一较佳实施例中，P+掺杂区150位于部分的N型井区102以及部分的P型深井区101内。在一更佳的实施例中，P+掺杂区150更包括与一控制电路400电性连接，以控制P+掺杂区150于正常操作时接地，并控制P+掺杂区150在遭到静电电流的袭击时呈现浮置(float)状态。

在一较佳实施例中，控制电路400的电路图如图5所示，图5中的B点接向P+掺杂区150。而在此控制电路400中包括一NMOS晶体管N、电阻器R以及电容器C。其中，当于正常操作时，Vcc是开启的，此时A点具有相对的高电位，因而使NMOS晶体管N开启。也就是说，此时B点具有相对较低的电位，且能使P+掺杂区150接地。而当遭到静电放电的冲击时，由于Vcc是浮置或是相对低电位，因此NMOS晶体管N是关闭的，A点相对具有较低的电位。也就是说，此时B点为浮置状态，因而使P+掺杂区150不会接地。

特别是，电阻器R以及电容器C为一延迟电路的设计，以使得当有静电电流流进时，使得电流到达A点处的速度变慢，而使静电电流有充分的时间排解出。

在图4所示的实施例中，当组件在正常操作时，Vcc是开启的，此时，因接地的P+掺杂区150会吸引电洞，因此会使得正授回路(或SCR)不易形成，因而可以抑制闩锁(latch up)现象的发生。

而当图4所示的组件遭到静电放电的冲击时，Vcc是关闭的，且P+掺杂区150并未接地而呈现浮置的状态。而且，由于P+掺杂区150/N型井区102的接面崩溃电压(例如是约10～15V)，相较于图2A中N型井区102/P型深井区101接面的崩溃电压(例如是约20～30V)来得低，因此图4中所构成的硅控整流器(SCR)相较图2A所构成硅控整流器(SCR)来说相对的较容易被开启，而能够较有效的发挥静电放电保护的功效。

第二实施例

请参阅图6所示，是依照本发明一较佳实施例的静电放电保护电路的剖面示意图。本实施例的静电放电保护电路与一输入垫122电性连接，该静电放电保护电路，其包括：一二极管120、一第一型态的深井区101、一第二型态的井区102、一第一型态的第一掺杂区104、一晶体管180以及一第一型态的第二掺杂区110。

其中，二极管120形成在基底100中，其例如是由一N型井区以及形成在N型井区中的一P+掺杂区以及一N+掺杂区所构成。在一较佳实施例中，二极管120的一端与输入垫122电性连接，而二极管120的另一端则接地。

在一较佳实施例中，上述的第一型态的深井区101例如是一P型深井区，第二型态的井区102例如是一N型井区，第一型态的第一掺杂区104例如是一P+掺杂区，晶体管180例如是一NMOS晶体管，而第一型态的第二掺杂区110例如是一P+掺杂区。

其中，P+掺杂区104位于N型井区102中。在一较佳实施例中，P+掺杂区104电性连接至输入垫122。另外，P+掺杂区110位于P型深井区101中。在一较佳实施例中，P+掺杂区110接地。另外，NMOS晶体管180形成在基底100上，且NMOS晶体管180包括一栅极109、一漏极106以及一源极108。在一较佳实施例中，NMOS晶体管180的漏极106电性连接至控制电路电源(Vcc)，而其栅极109以及源极108接地。在一更佳的实施例中，NMOS晶体管180的漏极106形成在部分的型井区102以及部分的P型深井区101中。

在此，N型井区102以及位于N型井区102内的P+掺杂区104以及漏极106构成另一二极管130结构，而且二极管130的一端电性连接至输入垫122，而另一端电性连接至控制电路电源(Vcc)。

当组件处于正常操作时，Vcc是开启的状态。此时，晶体管180的漏极106可以作为一防护环，而抑制闩锁(latch up)现象的发生。

而当遭到静电电流的袭击时，Vcc会关闭，此时静电电流会从输入垫122处进入，而开启静电放电保护电路的保护机制。请参阅图6所示，此时在此种静电放电保护电路的设计下，P+掺杂区104、N型井区102以及P型深井区101会构成一PNP寄生双载子晶体管112。而N型井区102、P型深井区101以及源极108会构成一NPN寄生双载子晶体管114，其中R2为P型深井区的电阻值。特别是，PNP寄生双载子晶体管112的基极会与NPN寄生双载子晶体管114的集极相连，而NPN寄生双载子晶体管114的基极又会与PNP寄生双载子晶体管112的集极相连。换句话说，每一个寄生双载子晶体管的基极都被另一个寄生双载子晶体管的集极所驱使，而形成一个正授回路(positive feedback loop)，而所构成的PNPN半导体结构即为一硅控整流器(silicon control rectifier，SCR)的结构。

本实施例的静电放电保护电路与第一实施例(图3所示)的结构相似，不同之处仅在于基底100上多形成了栅极109，如此，即可以使得栅极109以及其两侧的N+掺杂区106、108组成一NMOS晶体管。因此，图6的静电放电保护电路所需的面积与图3的电路所需的面积相差不多甚至相同，但其相较于现有传统的使用MOS晶体管构成静电放电保护电路的结构来说，所需的面积相对小许多。

特别是，由于图6的静电放电保护电路有NMOS晶体管180的设计，而一般当NMOS晶体管的栅极接地时，在组件的电压崩溃行为中，可明显的发现栅极(gated)的崩溃电压(约小于7～8V)相较接面崩溃电压来得低。因此当遭到静电放电的冲击时，图6的静电放电保护电路的设计方式可以使得硅控整流器(SCR)发挥更佳的静电放电保护能力。

在另一较佳实施例中，请参阅图7所示，图7的静电放电保护电路与图3的静电放电保护电路相似，不同之处仅在于基底100上多形成了一NMOS晶体管280。此NMOS晶体管280包括一栅极109、一源极190以及一漏极108。其中NMOS晶体管280的漏极108电性连接至Vcc，NMOS晶体管280的源极190与栅极109接地。

而图7的静电放电保护电路的作用与图6相似，其是图6的另一种结构变化。

由上述各实施例可知，本发明的静电放电保护电路相较于现有传统的静电放电保护电路来说所需的面积小许多。由于整个静电放电保护电路的面积缩减而可以降低寄生电容的负载效应，因此本发明的静电放电保护电路可以应用于具有高速或高压输入需求的组件。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1. 一种静电放电保护电路，其与一输入垫电性连接，其特征在于该静电放电保护电路包括：

一二极管，配置在一基底中，且该二极管与该输入垫电性连接；

一第一型态的深井区，位于该基底中；

一第二型态的井区，位于该第一型态的深井区中；

一第一型态的第一掺杂区，位于该第二型态的井区中，且其与该输入垫电性连接；

一第二型态的第二掺杂区，位于该第二型态的井区中，且其电性连接至一控制电路电源；

一第二型态的第三掺杂区，位于该第一型态的深井区中；以及

一第一型态的第四掺杂区，位于该第一型态的深井区中。

2. 根据权利要求1所述的静电放电保护电路，其特征在于其中所述的二极管的一端电性连接至该输入垫，另一端接地。

3. 根据权利要求1所述的静电放电保护电路，其特征在于其中所述的第二型态的第三掺杂区以及该第一型态的第四掺杂区接地。

4. 根据权利要求1所述的静电放电保护电路，其特征在于其中所述的第二型态的第二掺杂区位于该第一型态的第一掺杂区以及该第二型态的第三掺杂区之间。

5. 根据权利要求4所述的静电放电保护电路，其特征在于其中所述的部分的该第二型态的第二掺杂区位于该第二型态的井区中，而另一部分的该第二型态的第二掺杂区位于该第一型态的深井区中。

6. 根据权利要求4所述的静电放电保护电路，其特征在于其更包括一第一型态的第五掺杂区，位于部分的该第二型态的井区以及部分的该第一型态的深井区中。

7. 根据权利要求6所述的静电放电保护电路，其特征在于其中所述的第一型态的第五掺杂区电性连接至一控制电路，以控制该第一型态的第五掺杂区是否接地。

8. 根据权利要求1所述的静电放电保护电路，其特征在于其中当该输入垫接收到一静电电流时，该控制电路电源为关闭的状态，而该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该第二型态的第三掺杂区构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。

9. 根据权利要求1所述的静电放电保护电路，其特征在于其中所述的第一型态为P型，该第二型态为N型。

10. 一种静电放电保护电路，其与一输入垫电性连接，其特征在于该静电放电保护电路包括：

一第一型态的深井区，位于该基底中；

一第二型态的井区，位于该第一型态的深井区中；

一晶体管，位于该基底上，其中该晶体管具有一栅极、一源极以及一漏极，该漏极位于该第二型态的井区中且电性连接至一控制电路电源，该源极位于该第一型态的深井区中；以及

一第一型态的第二掺杂区，位于该第一型态的深井区中。

11. 根据权利要求10所述的静电放电保护电路，其特征在于其中所述的二极管的一端电性连接至该输入垫，另一端接地。

12. 根据权利要求10所述的静电放电保护电路，其特征在于其中所述的晶体管的该栅极与该源极以及该第一型态的第二掺杂区接地。

13. 根据权利要求10所述的静电放电保护电路，其特征在于其中所述的晶体管的该漏极有一部份位于该第二型态的井区中，另一部分位于该第一型态的深井区中。

14. 根据权利要求10所述的静电放电保护电路，其特征在于其中当该输入垫接收到一静电电流时，该控制电路电源为关闭的状态，该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该晶体管的该源极构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。

15. 根据权利要求10所述的静电放电保护电路，其特征在于其中所述的第一型态为P型，该第二型态为N型。

16. 一种静电放电保护电路，其与一输入垫电性连接，其特征在该静电放电保护电路包括：

一第一型态的深井区，位于该基底中；

一第二型态的井区，位于该第一型态的深井区中；

一晶体管，位于该基底上，其中该晶体管具有一栅极、一源极以及一漏极，该源极以及该漏极皆位于该第一型态的深井区中，且该漏极电性连接至该控制电路电源；以及

一第一型态的第三掺杂区，位于该第一型态的深井区中。

17. 根据权利要求16所述的静电放电保护电路，其特征在于其中所述的二极管的一端电性连接至该输入垫，另一端接地。

18. 根据权利要求16所述的静电放电保护电路，其特征在于其中所述的晶体管的该栅极与该源极以及该第一型态的第三掺杂区接地。

19. 根据权利要求16所述的静电放电保护电路，其特征在于其中所述的第二型态的第二掺杂区有一部份位于该第二型态的井区中，另一部分位于该第一型态的深井区中。

20. 根据权利要求16所述的静电放电保护电路，其特征在于其中当该输入垫接收到一静电电流时，该控制电路电源为关闭的状态，该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区构成一第一寄生双载子晶体管，而该第二型态的井区、该第一型态的深井区以及该晶体管的该漏极构成一第二寄生双载子晶体管，且该第一寄生双载子晶体管与该第二寄生双载子晶体管构成一正授回路。