CN100399701C - 包括西格玛-德尔塔调制器的可变频合成器 - Google Patents

Abstract

提供了一种包括西格玛-德尔塔调制器的可变频合成器。这样的合成器提供确切的平均频率，尽管瞬时频率是变化的。所述西格玛-德尔塔调制器包括多个串联连接的累加器级。作为西格玛-德尔塔调制器的组成部分的累加器(51，52，53，54)的至少一个输入值具有第二分量，该第二分量等于溢出信号(of₁，of₂，of₃，of₄)乘以一个系数。这一反馈减小了瞬时频率的最大波动。因此减小了由相位检测器、电荷泵和VCO的非线性产生的相位抖动。

Description

包括西格玛-德尔塔调制器的可变频合成器

技术领域

本发明一般涉及一种频率合成器，分频器比率控制器和操作分频器比率控制器的方法。

背景技术

频率合成器产生频率为基准频率的确切倍数的输出信号。该输出信号频率的精度是由基准频率的精度和稳定性决定的。在现有技术水平下，频率合成器通常基于锁相环(PLL)电路。

一般来说，PLL包括相位检测器电路、放大器或电荷泵、滤波器电路和压控振荡器。相位检测器电路检测两个信号的相位差。这两个信号之一为基准信号。另一个信号是在PLL中产生的。电荷泵产生具有适用于VCO控制的高电流驱动的模拟信号。电荷泵信号通常具有两个固定电流值，这两个电流值大小相同，但是符号相反，对应于由相位检测器给出的并且代表在由相位检测器比较的两个信号之间存在相位差的数字0和1。对VCO的频率加以调节，直到基准信号和与基准信号进行比较的信号同步。

在将电荷泵提供信号馈送给VCO之前，通常要在环路滤波器中对高频噪声进行衰减。这个滤波器是低通滤波器并且对由电荷泵提供的信号求平均。VCO的信号首先由分频器进行分频，然后再馈送到相位检测器。VCO因此产生了比基准频率高由分频器比率的倒数给出的倍数的频率。

一般来说，分频器电路仅仅可以除以整数值。这样，输出频率的递增量不会小于基准频率本身。因此，为了提供具有很小步长大小的频率合成器，需要非常低的基准频率。不过，低基准频率是无法接受的，因为它们限制了频率范围并且造成持稳时间(settling time)很长。

小的步长大小可以使用小数频率分频器来实现。如C.A.Kingsford-Smith于1973年12月23日提交的美国专利No.3,928,813中所公开的那样，这样的分频器通过在数个分频周期期间在整数值之间改变分频器比率实现非整数分频率。如果期望频率为例如1000.1Hz并且基准频率为1MHz，则对应于九个循环的分频器比率可以为1000，而对应于一个循环的分频器比率为1001。

这样的PLL电路只提供正确的平均频率，而瞬时分频器比率从来不是正确的，这导致在相位检测器的输出端得到了相位误差。相位误差信号调制VCO的频率，结果产生了寄生信号，称为相位抖动。为了缓解与抖动相关的问题，可以应用用于修整相位误差的信号——一种称为相位内插的技术。不过，很难产生精确的用于修整相位误差的信号，并且这种技术需要复杂且昂贵的电路。

DE 690 23 219公开了一种频率合成器，其中分频器比率是由西格玛-德尔塔调制器电路控制的。很有效果，低频相位噪声得到了抑制，并且因此抑制了寄生信号。不过，结果得到的分频器比率的变化可能相对较大。对于这样的变化，施加给VCO的信号不再是相位检测器检测到的相移(phase shift)的线性函数，以致VCO不会产生它实际上应当产生的平均频率。结果，PLL电路中产生的信号的平均频率也可能包含相当数量的噪声。

N.J.Wells于1984年4月11日提交的EP 125790介绍了一种很不错的频率合成器，其中通过按照表示总和为零的帕斯卡三角(Pascal’s triangle)中的连续行的多种顺序改变分频器比率使相位噪声得到了抑制。不过，这种频率合成器对于低频也一样噪声很大，导致了前述的问题。

按照David Owen(IFR Americas，Inc.)所著的应用说明《小数-N合成器(Fractional-N Synthesizers)》，可以使用附图2中所示的分频器比率控制器来实现EP 125790中公开的频率合成器。所述分频器比率控制器由串联连接的数个累加器AC21、AC22、AC23、AC24构成。一个累加器的输出端与下一个累加器的输入端连接。小数(fractionalnumber)，即预期平均分频器比率的小数部分，提供到第一累加器的输入端。当累加器中存储的值超过由各个累加器的容量给定的限度时，累加器溢出，并且产生溢出信号of₁、of₂、of₃和of₄。这些溢出信号由微分器DIF21、DIF22、DIF23和DIF24微分，并且相加，以形成信号ΔN，该信号加到整数字(integer word)上，即，加到预期平均分频器比率的整数部分上。

附图3中给出了基本累加器级的模型。在这一表达中，z是离散时间域中的拉普拉斯变量，vi_i(z)、vo_i(z)和of_i(z)分别是累加器级的输入信号vi_i、累加器级的输出信号vo_i和溢出信号of_i的z变换(下面将vi_i(z)简写为vi_i，等等)。1/(1-z^-1)是累加器级的传递函数。因此，vi_i可以表达为：

vi_i＝(1-z^-1)×(vo_i+of_i)-z^-1×of_i    (1)

利用等式(1)，可以将of_i写为：

of_i＝-vo_i×(1-z^-1)+vi_i              (2)

累加器级的输出信号vo_i是下一个累加器级(即，次序为i+1的累加器级)的输入信号vi_i+1。因此，of_i+1可以表达为：

of_i+1＝-vo_i+1×(1-z^-1)+vo_i          (3)

对of_i+1进行微分，即，乘以延迟算子D＝(1-z^-1)，并且将D×of_i+1与of_i相加，得到vo_i的补偿：

D×of_i+1+of_i＝-vo_i×(1-z^-1)+vi_i+(1-z^-1)×((-vo_i+1×(1-z^-1)+vo_i))

＝vi_i-(1-z^-1)²×vo_i+1               (4)

可以将相同的方案扩展到具有m个累加器级的系统。对于这样的系统，西格玛-德尔塔调制器的输出信号ΔN由下式给出：

ΔN＝vi₀-(1-z^-1)^m×vo_m              (5)

由于累加器内容的变化速度随着其序号(order)而增加，N的变化速度也一样随着累加器数量的增加而增大。N的快速波动对可变频合成器的操作的干扰要比慢的振荡器小，这是因为低通滤波器减小了包含在提供给输入端的信号中的高频噪声。结果，降低了相位抖动。

利用 $z=e^{j{\mathrm{\ω}}_n},$ 其中ω_n是标准化频率(|z¹|≤1)，可以估算ΔN的最大波动g_m：

g_m＝|(1-z^-1)^m×vo_m|        (6)

对电容的频率进行归一化，vo_m将会小于1(vo_m＜1)。使用v_m＝1，将会得到与实际电容无关的g_m值。

参照附图4，给出了针对预期平均分频器比率N_int＝10.62501526的具有四级的分频器比率控制器的输出信号的曲线图。按照等式(6)，最大波动g_m为16。

发明内容

构成本发明基础的问题是提供一种经过改进的可变频合成器。而且，还要提供相应的分频器比率控制器和操作该分频器比率控制器的便利方法。

按照本发明的第一方面，可变频合成器包括：压控振荡器，该压控振荡器产生频率取决于施加给所述压控振荡器的输入信号的振荡器信号；分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；分频器比率控制器，包括西格玛-德尔塔调制器并且提供所述分频器比率，所述西格玛-德尔塔调制器包括多个串联连接的累加器级，每个累加器级合计输入值并且在达到最大值的时候给出溢出信号，所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量，各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数，之后合计所有的溢出信号值以形成所述西格玛-德尔塔调制器的输出信号，所述分频器比率是所述西格玛-德尔塔调制器的所述输出信号与预期平均分频器比率的整数部分的和；其特征在于，至少一个输入值具有第二分量，该第二分量等于溢出信号乘以一个系数。

本发明的优点之一是，分频器比率的波动得到了减小，进而相位抖动得到了减小。

按照本发明的一个特征，各个累加器级接收具有第二分量的输入值，该第二分量等于所述累加器级各自的溢出信号乘以一个系数。

按照本发明的另一个特征，电荷泵电路连接在所述相位检测器与所述压控振荡器之间，用于接收所述相位检测器信号并且将电荷泵信号提供给所述压控振荡器的输入端。

按照本发明的进一步改进，环形滤波器连接在所述电荷泵与所述压控振荡器之间，用于在将所述电荷泵信号提供到所述压控振荡器的输入端之前，对所述电荷泵信号进行滤波。

根据本发明的第二方面，提供了一种可变频合成器当中的分频器比率控制器，可变频合成器包括：压控振荡器，该压控振荡器产生频率取决于施加给所述压控振荡器的输入信号的振荡器信号；分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；所述分频器比率控制器包括西格玛-德尔塔调制器并且提供所述分频器比率，所述西格玛-德尔塔调制器包括多个串联连接的累加器级，每个累加器级合计输入值并且在达到最大值的时候给出溢出信号，所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量，各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数，之后合计所有的溢出信号值以形成所述西格玛-德尔塔调制器的输出信号，所述分频器比率是所述西格玛-德尔塔调制器的所述输出信号与预期平均分频器比率的整数部分的和；其特征在于，至少一个输入值具有第二分量，该第二分量等于溢出信号乘以一个系数。

本发明的第三方面，提供了一种操作可变频合成器当中的分频器比率控制器的方法，该可变频合成器具有：压控振荡器，该压控振荡器产生频率取决于施加给所述压控振荡器的输入信号的振荡器信号；分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；所述分频器比率控制器包括具有多个累加器级的西格玛-德尔塔调制器并且提供所述分频器比率，所述累加器级串联连接，所述方法包括步骤：所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量；各个累加器级合计输入值；各个累加器级在达到最大值的时候给出溢出信号值；各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数；合计所述西格玛-德尔塔调制器的所述溢出信号与预期平均分频器比率的整数部分，以产生所述分频器比率；其特征在于下述步骤：将溢出信号乘以一个系数并且提供为输入值的第二分量。

附图说明

现在将参照附图，仅以示例的方式，介绍本发明的实施例，其中：

附图1是现有技术中的PLL电路的示意图；

附图2是现有技术中相应的分频器比率控制器的示意图；

附图3是现有技术中累加器级的模型；

附图4是现有技术中所述分频器比率控制器的输出信号的图形；

附图5是依据本发明的分频器比率控制器的示意图；

附图6是依据本发明的累加器级的模型；

附图7是在K＝0.5的情况下依据本发明的所述分频器比率控制器的输出信号的图形；

附图8是在K＝0.75的情况下依据本发明的所述分频器比率控制器的输出信号的图形；

附图9是表示依据本发明的所述分频器比率控制器的动态特性的表；

附图10是依据本发明的分频器比率控制器的第一可选实施例；

附图11是依据本发明的分频器比率控制器的第二可选实施例；

附图12是依据本发明的分频器比率控制器的第三可选实施例。

具体实施方式

参照附图5，分频器比率控制器由串联连接的数个累加器AC51、AC52、AC53、AC54构成。累加器的输出端与下一个累加器的输入端串联连接。当存储在累加器中的值超过由累加器各自的容量给定的极限值时，累加器溢出，并且产生溢出信号of₁、of₂、of₃和of₄。这些溢出信号在除以耦合系数K之后被反馈到各累加器的输入端。因此，各累加器的输入信号具有两个分量。第一个累加器的输入信号由小数和反馈的溢出信号组成，而随后的累加器的输入信号由前一个累加器的输出信号和反馈的溢出信号组成。这些溢出信号由微分器DIF51、DIF52、DIF53和DIF54进行微分并且相加，以形成加到整数字上的信号ΔN。累加器级的数量实际上是任意的。之所以选择四个累加器级，是因为这个数量非常适于说明基本工作原理。

附图6中给出了基本累加器级的模型(下面，同样将vi_i(z)简写为vi_i，等等)。

与等式(2)类似，of_i可以写成：

${\mathrm{of}}_i=\frac{-V{O}_i\·(1-Z^{-1})}{1-K\·Z^{-1}}+\frac{{\mathrm{Vi}}_i}{1-K\·Z^{-1}}---\left(7\right)$

累加器级的输出信号vo_i是下一累加器级的输入信号vi_i+1，即，次序为i+1的累加器级。因此，of_i+1可以表示为：

${\mathrm{of}}_{i+1}=\frac{-{\mathrm{VO}}_{i+1}\·(1-Z^{-1})}{1-K\·Z^{-1}}+\frac{{\mathrm{VO}}_i}{1-K\·Z^{-1}}---\left(8\right)$

按照现有技术，对of_i+1微分，即，乘以D＝(1-z^-1)，并且将D×of_i+1和of_i相加，得到vo_i的补偿。

同样可以将同一方案扩展到具有m个累加器级的系统。对于这样的系统，西格玛-德尔塔调制器的输出信号ΔN由下式给出：

$\▿N=\frac{{\mathrm{VO}}_o}{1-K\·Z^{-1}}+\frac{{\mathrm{VO}}_m\·{(1-Z^{-1})}^m}{1-K\·Z^{-1}}---\left(9\right)$

因此，ΔN的最大波动g_m可以估算为：

$g_m=\left|\frac{{\mathrm{VO}}_m\·{(1-Z^{-1})}^m}{1-K\·Z^{-1}}\right|---\left(11\right)$

在K＝0的情况下，等式(13)相当于现有技术中描述西格玛-德尔塔调制器的最大波动的等式(6)。

参照附图7，给出了耦合系数K＝0.5并且预期平均分频器比率N_int＝0.62501526的情况下的分频器比率控制器的输出信号的图形。依据等式(11)，最大波动g_m＝10.66。与现有技术的分频器比率控制器相比，最大波动g_m明显减小。

参照附图8，给出了耦合系数K＝0.75并且预期平均分频器比率N_int＝0.62501526的情况下的分频器比率控制器的输出信号的图形。依据等式(11)，最大波动g_m＝9.14。与K＝0.5的分频器比率控制器相比，最大波动g_m进一步减小。

附图9示出了附图5中所示的分频器比率控制器的动态特性。在这个示例中，各个累加器的容量是31。小数是10，相当于0.625的数值。

在第一循环期间，将小数字10加载到AC51中。随后的累加器的输入值相当于前一个累加器的累加器值，即，存储在各自的累加器中的值。因此，电容器AC51、AC52、AC53、AC54的内容从0增加到10。

在第二循环期间，将各个累加器的输入值加到累加器各自的内容上。累加器AC52的输入值vi₂相当于累加器AC51的输出值vo₁，等等。不过，累加器AC53的累加器值超出了容量。因此，产生了溢出信号of₃。将累加器AC53的累加器值减掉与溢出信号相应的值(即，32)。累加器54的输入值同样相当于累加器53的累加器值。溢出信号of₃由微分器DIF52、DIF51微分两次，然后与其它等于零的溢出信号相加。

每次微分相当于乘以(1-z^-1)。对于时钟周期i，z^-1等于在时钟周期i-1期间产生的溢出信号，并且z^-2相应地等于在时钟周期i-2期间产生的溢出信号，等等。这样，溢出信号of₃对ΔN的贡献由下式给出：

con₃＝(1-z^-1)²×of₃

＝(1-2z^-1+z^-2)×of₃

＝(1-2×0+0)×1＝1

ΔN由下式给出：

ΔN＝con₁+con₂+con₃+con₄

＝0+0+1+0

在第三循环期间，在溢出信号乘以16(在分频器比率控制器的图中，将这一相乘标注为除以2。耦合系数实际上指的是与溢出信号相应的值，即，32。)之后，将前一时钟周期期间产生的溢出信号of₃与累加器AC52的输出信号相加，以形成累加器AC53的输入信号。在这个循环内，累加器AC52和AC54也会溢出。在累加器AC52的贡献con₂加入之前，对累加器AC52的溢出信号of₂微分一次，其中con2由下述给出：

con₂＝(1-z^-1)×of₂

＝(1-0)×1＝1

在累加器AC54的贡献con₄被加入之前，对累加器AC54的溢出信号of₄微分三次，其中con₄由下式给出：

con₄＝(1-z^-1)³×of₄

＝(1-3z^-1+3z^-2-z^-3)×of₄

＝(1-3×0+3×0-0)×1＝1

对ΔN的另一个贡献con₃由下式给出：

con₃＝(1-z^-1)₂×of₃

＝(1-2z^-1+z^-2)×of₃

＝(1-2×1+0)×1＝-1

这样，ΔN等于：

ΔN＝con₁+con₂+con₃+con₄

＝0+1-1+1＝1

表中的其它值可以按照相同的方式计算。如附图5所示，用作示例的of₄和of₃实际上是在对of₄进行了一次微分之后相加的。不过，顺序的变化并不影响计算结果，并且所选择的实现方式需要很少的微分器。

附图10到12中给出了分频器比率控制器的可选的实施例。总地来说，在将累加器的溢出信号反馈到累加器各自的输入端之前累加器的溢出信号所乘的系数可以具有任意的值，并且对于作为同一分频器比率控制器的组成部分的各个不同的累加器，系数可以是不同的。除此之外，并非必须对所有累加器级的溢出信号进行反馈。累加器的输入信号可以具有第三分量，该第三分量取决于来自另一个累加器的溢出信号。最后，累加器输入信号的第二分量可以不取决于累加器各自的溢出信号，而是可以取决于另一个累加器的溢出信号。

参照附图10，累加器102的输入信号仅由前一累加器的输出信号组成。累加器102没有第二分量。在将累加器104的溢出信号反馈到累加器各自的输入端之前，将累加器104的溢出信号除以4(乘以1/4)。

参照附图11，累加器111的输入信号具有第三分量，该第三分量是由后一累加器112的溢出信号除以2而给出的。累加器112的溢出信号没有反馈到其输入端。

参照附图12，累加器121的输入信号的第二分量是由累加器122的溢出信号除以2而给出的。累加器121的溢出信号没有反馈到其输入端。

Claims (6)

1.一种可变频合成器，包括：

-压控振荡器，该压控振荡器生成频率取决于施加给所述压控振荡器的输入信号的振荡器信号；

-分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；

-相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；

-分频器比率控制器，包括西格玛-德尔塔调制器并且提供所述分频器比率，所述西格玛-德尔塔调制器包括多个串联连接的累加器级，每个累加器级合计输入值并且在达到最大值的时候给出溢出信号，所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量，各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数，之后合计所有的溢出信号值以形成所述西格玛-德尔塔调制器的输出信号，所述分频器比率是所述西格玛-德尔塔调制器的所述输出信号与预期平均分频器比率的整数部分的和；

其特征在于

至少一个输入值具有第二分量，该第二分量等于溢出信号乘以一个系数。

2.根据权利要求1所述的可变频合成器，其特征在于，

各个累加器级接收具有第二分量的输入值，该第二分量等于所述各个累加器级的溢出信号乘以一个系数。

3.根据前述任何一项权利要求所述的可变频合成器，其特征在于

电荷泵电路连接在所述相位检测器与所述压控振荡器之间，用于接收所述相位检测器信号并且将电荷泵信号提供给所述压控振荡器的输入端。

4.根据权利要求3所述的可变频合成器，其特征在于

环路滤波器连接在所述电荷泵与所述压控振荡器之间，用于在将所述电荷泵信号提供到所述压控振荡器的输入端之前，对所述电荷泵信号进行滤波。

5.一种可变频合成器当中的分频器比率控制器，所述可变频合成器包括：

-压控振荡器，该压控振荡器产生频率取决于施加给所述压控振荡器的输入信号的振荡器信号；

-分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；

-相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；

所述分频器比率控制器包括西格玛-德尔塔调制器并且提供所述分频器比率，所述西格玛-德尔塔调制器包括多个串联连接的累加器级，每个累加器级合计输入值并且在达到最大值的时候给出溢出信号，所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量，各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数，之后合计所有的溢出信号值以形成所述西格玛-德尔塔调制器的输出信号，所述分频器比率是所述西格玛-德尔塔调制器的所述输出信号与预期平均分频器比率的整数部分的和；

其特征在于

至少一个输入值具有第二分量，该第二分量等于溢出信号乘以一个系数。

6.一种操作可变频合成器当中的分频器比率控制器的方法，该可变频合成器具有：压控振荡器，该压控振荡器产生频率取决于施加给所述压控振荡器的输入信号的振荡器信号；分频器，该分频器接收所述振荡器信号并且产生频率等于所述振荡器信号的频率除以分频器比率的分频器信号；相位检测器，该相位检测器根据所述分频器信号与基准信号之间的相位差提供相位差信号，所述相位差信号决定施加给所述压控振荡器的所述输入信号；所述分频器比率控制器包括具有多个累加器级的西格玛-德尔塔调制器并且提供所述分频器比率，所述累加器级串联连接，所述方法包括步骤：

-所述串联中的第一累加器级接收预期平均分频器比率的小数部分作为输入值的第一分量，各个后续累加器接收位于所述后续累加器之前并且与所述后续累加器相邻的累加器的累加器值作为输入值的第一分量；

-各个累加器级合计输入值；

-各个累加器级在达到最大值的时候给出溢出信号值；

-各个溢出信号值被微分与所述串联中处于提供所述各个溢出信号值的累加器之前的累加器的级数相同的次数；

-合计所述西格玛-德尔塔调制器的所述溢出信号与预期平均分频器比率的整数部分，以产生所述分频器比率；

其特征在于下述步骤：

-将溢出信号乘以一个系数并且提供为输入值的第二分量。

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