CN100334542C - 一种除数是15×2n的快速除法器 - Google Patents

Abstract

一种除数为15×2ⁿ的除法器，其主要技术特征是采用不同的加法器与与门或非门连接构成除法器，其输入端构成二进制的被除数，一个输出端构成除法结果的二进制的商，另一个输出端构成除法结果的二进制的余数。该除法器可以进行除数为15×2ⁿ，被除数为0～127×2ⁿ+2ⁿ-1，当n＝0、1、2、3…n整数时的快速运算。该除法器结构简单，使用的元器件少，造价低。在某些特殊场合下，有不可替代的作用。可广泛运用于数字信号处理系统中。

Description

一种除数是15×2n的快速除法器

技术领域

本发明属于电子器件中的除法器，特别涉及一种除数为15×2ⁿ的快速除法器，其中n为0、1、2、3、……n整数。

背景技术

在数字信号处理的各种运算中，除法是最为复杂、也是最有潜力可以挖掘的一种运算。在通用的CPU、DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中除法所占的比例非常小，而且除法器的设计较其他运算部件要复杂很多，所以通常的做法是在其他运算部件如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域如在数制转换、数据解包时情况有所不同，若除法运算占有相当的比重，单纯使用软件做除法运算往往无法满足要求。

在ZL89106625.X专利文件中公开了一种冗余码高速阵列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利文件中公开了一种低速限的低抖动率分数除法器，在ZL01110397.3专利文件中公开了一种超长度的阵列式组合逻辑除法器，在ZL01132302.7专利文件中公开了一种除法器。其共同缺点是结构复杂，使用元器件多，运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。

发明内容

本发明要解决现有除法器技术中结构复杂、元器件多、运算速度慢的问题，从而提供第二种除数为15×2ⁿ，其中n为0、1、2、3、……n整数的快速除法器。

本发明的技术解决方案如下：

除数为15×2ⁿ，被除数是119×2ⁿ+2ⁿ-1，当n＝0时的快速运算除法器的电路原理图如图1所示，其电路连接关系是输入端11连接加法器ADD435的Y3脚、同时连接加法器ADD313₁的X3脚；输入端I2连接加法器ADD435的Y2脚、同时连接加法器ADD313₁的X2脚；输入端I3连接加法器ADD435的Y1脚、同时连接加法器ADD313₁的X1脚；输入端I4连接加法器ADD435的X4脚；输入端I5连接加法器ADD435的X3脚；输入端I6连接加法器ADD435的X2脚；输入端I7连接加法器ADD435的X1脚；ADD435的输出F1脚连接加法器ADD414的输入X1脚、同时连接与门A2的输入1脚；ADD435的输出F2脚连接加法器ADD414的输入X2脚、同时连接与门A2的输入2脚；ADD435的输出F3脚连接加法器ADD414的输入X3脚、同时连接与门A2的输入3脚；ADD435的输出F4脚连接加法器ADD414的输入X4脚、同时连接与门A2的输入4脚；ADD435的输出F5脚连接加法器ADD414的输入Y1脚、同时连接加法器ADD313₁的输入Y1脚；ADD313₁的输出F1脚连接加法器ADD313₂的输入X1脚；ADD313₁的输出F2脚连接加法器ADD313₂的输入X2脚；ADD313₁的输出F3脚连接加法器ADD313₂的输入X3脚；ADD414的输出F1脚连接与非门NA的输入1脚、同时连接与门A6的输入2脚；ADD414的输出F2脚连接与非门NA的输入2脚、同时连接与门A5的输入2脚；ADD414的输出F3脚连接与非门NA的输入3脚、同时连接与门A4的输入2脚；ADD414的输出F4脚连接与非门NA的输入4脚、同时连接与门A3的输入2脚；与门A2的输出5脚连接加法器ADD313₂的输入Y1脚；与非门NA的输出5脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；加法器ADD313₂的输出F1连接除法结果的二进制的商O3端；加法器ADD313₂的输出F2连接除法结果的二进制的商O2端；加法器ADD313₂的输出F3连接除法结果的二进制的商O1端；与门A3的输出3脚连接除法结果的二进制的余数O4端；与门A4的输出3脚连接除法结果的二进制的余数O5端；与门A5的输出3脚连接除法结果的二进制的余数O6端；与门A6的输出3脚连接除法结果的二进制的余数O7端。

能够进行被除数是127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图2所示，是在上述图1的除法器电路原理图的基础上，在加法器ADD313₁和加法器ADD313₂的左边增加一个4输入端与门A1，其电路的连接关系如图2，输入端I1连接与门A1的输入3脚，输入端I2连接与门A1的输入2脚，输入端I3连接与门A1的输入1脚，输入端I4连接与门A1的输入4脚，与门A1的输出5脚连接除法结果的二进制的商O0端。

能够进行被除数是119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图3所示，是在上述图1的除法器电路原理图的基础上，用非门N1替换与非门NA，其电路连接关系是，与门A2的输出5脚连接加法器ADD313₂的输入Y1脚，同时连接非门N1的输入1脚；非门N1的输出2脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚。

能够进行被除数是127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图4所示，是在上述图3的除法器电路原理图的基础上，在加法器ADD313₁和加法器ADD313₂的左边增加一个4输入端与门A1，其电路的连接关系如图2，输入端I1连接与门A1的输入3脚，输入端I2连接与门A1的输入2脚，输入端I3连接与门A1的输入1脚，输入端I4连接与门A1的输入4脚，与门A1的输出5脚连接除法结果的二进制的商O0端。

能进行被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速运算的除法器的电路原理图如图5所示，是在上述图1的除法器电路原理图的基础上，在加法器ADD435和ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8_n-O8_n。

能够进行被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速运算的除法器的电路原理图如图6所示，是在上述图2的除法器电路原理图的基础上，在加法器ADD435、加法器ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8n-O8n。

能进行被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速运算的除法器的电路原理图如图7所示，是在上述图3的除法器电路原理图的基础上，在加法器ADD435和ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8_n-O8_n。

能够进行被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速运算的除法器的电路原理图如图8所示，是在上述图4的除法器电路原理图的基础上，在加法器ADD435、加法器ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8n-O8n。

上述所说的加法器ADD435是能完成第一个加数最少是四位，第二个加数最少是三位，和数最少是五位功能的加法器。

上述所说的加法器ADD414是能完成第一个加数最少是四位，第二个加数最少是一位，和数最少是四位功能的加法器。

上述所说的加法器ADD313₁、ADD313₂是能完成第一个加数最少是三位，第二个加数最少是一位，和数最少是三位功能的加法器。

本发明与现有技术相比有如下有益效果：

1.本发明除法器结构简单，使用的元器件少，造价低；

2.本发明除法器可以进行除数为15×2ⁿ，其中n为0、1、2、3、……任意正整数的快速除法运算，在某些特殊场合下，有不可替代的作用。

附图说明

图1是本发明被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速除法器的电路原理图；

图2是本发明被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速除法器的电路原理图；

图3是本发明被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速除法器的电路原理图；

图4是本发明被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速除法器的电路原理图；

图5是本发明被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速除法器的电路原理图；

图6是本发明被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速除法器的电路原理图；

图7是本发明被除数是0～119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速除法器的电路原理图；

图8是本发明被除数是0～127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n为任意正整数时的快速除法器的电路原理图；

图9是本发明四位二进制数加三位二进制数输出五位二进制数的加法器电路原理图；

图10是本发明四位二进制数加一位二进制数输出四位二进制数的加法器电路原理图；

图11是本发明三位二进制数加一位二进制数输出三位二进制数的加法器电路原理图。

具体实施方式

实施例1

被除数是0~119×2ⁿ+2ⁿ-1，除数为15×2ⁿ，当n＝0时的快速运算的除法器。其电路连接关系如图1所示。I1、I2、I3、I4、I5、I6、I7为除法器的输入端，构成二进制的被除数I1I2I3I4I5I6I7；I1、I2、I3、I4、I5、I6、I7依次连接加法器ADD435的Y3脚、Y2脚、Y1脚、X4脚、X3脚、X2脚、X1脚；I1、I2、I3同时依次连接加法器ADD313₁的X3脚、X2脚、X1脚；ADD435的输出F1脚、F2脚、F3脚、F4脚依次连接加法器ADD414的X1脚、X2脚、X3脚、X4脚，同时依次连接与门A2的输入1脚、2脚、3脚、4脚；ADD435的输出F5脚连接加法器ADD313₁的Y1脚，同时连接加法器ADD414的Y1脚；ADD414的输出F1脚、F2脚、F3脚、F4脚依次连接与非门NA的1脚、2脚、3脚、4脚，同时依次连接与门A6、A5、A4、A3的2脚；与门A2的输出5脚连接加法器ADD313₂的输入Y1脚；与非门NA的输出5脚同时连接与门A6、A5、A4、A3的1脚；ADD313₁的输出F1脚、F2脚、F3脚依次连接加法器ADD313₂的输入X1脚、X2脚、X3脚；加法器ADD313₂的输出端F1脚、F2脚、F3脚依次连接除法器的输出O3脚、O2脚、O1脚，构成除法结果的二进制的商O1O2O3；与门A3、A4、A5、A6的输出3脚分别依次连接除法器的输出端O4、O5、O6、O7，构成除法结果的二进制的余数O4O5O6O7。

当I1I2I3I4I5I6I7＝(0111111)B＝(63)D时，因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(1111)B，第二个加数为(011)B，(1111)B+(011)B＝(10010)B，所以ADD435的F5、F4、F3、F2、F1分别为1、0、0、1、0；

当ADD435采用四位二进制数加三位二进制数和数是五位的加法器时，其电路连接关系如图9所示，加法器的输入X1脚同时连接与非门NA3的输入1脚、或非门NR7的输入2脚、异或门XR4的输入1脚；加法器的输入X2脚同时连接与非门NA2的输入1脚、或非门NR6的输入2脚、异或门XR6的输入1脚；加法器的输入X3脚同时连接与非门NA1的输入1脚、或非门NR5的输入2脚、异或门XR5的输入1脚；加法器的输入X4脚同时连接非门N2的输入1脚、异或门XR1的输入1脚；加法器的输入Y1脚同时连接与非门NA3的输入2脚、或非门NR7的输入1脚、异或门XR4的输入2脚；加法器的输入Y2脚同时连接与非门NA2的输入2脚、或非门NR6的输入1脚、异或门XR6的输入2脚；加法器的Y3脚同时连接与非门NA1的输入2脚、或非门NR5的输入1脚、异或门XR5的输入2脚；与非门NA1的输出3脚同时连接与门A7的输入1脚、与门A8的输入1脚、与门A9的输入1脚、与门A10的输入1脚、与门A11的输入1脚、与门A12的输入1脚；与非门NA2的输出3脚同时连接与门A8的输入2脚、与门A9的输入2脚、与门A11的输入2脚、与门A12的输入2脚、与门A13的输入1脚、与门A14的输入1脚；与非门NA3的输出3脚同时连接与门A9的输入3脚、与门A12的输入3脚、与门A14的输入2脚、或非门NR4的输入2脚；或非门NR5的输出3脚同时连接或非门NR1的输入2脚、或非门NR2的输入1脚；或非门NR6的输出3脚同时连接二与门A7的输入2脚、二与门A10的输入2脚、或非门NR3的输入1脚；或非门NR7的输出3脚同时连接三与门A8的输入3脚、三与门A11的输入3脚、二与门A13的输入2脚、或非门NR4的输入1脚；非门N2的输出2脚连接或非门NR1的输入1脚；与门A7的输出3脚连接或非门NR1的输入3脚；与门A8的输出4脚连接或非门NR1的输入4脚；与门A9的输出4脚连接或非门NR1的输入5脚；与门A10的输出3脚连接或非门NR2的输入2脚；与门A11的输出4脚连接或非门NR2的输入3脚；与门A12的输出4脚连接或非门NR2的输入4脚；与门A13的输出3脚连接或非门NR3的输入2脚；与门A14的输出3脚连接或非门NR3的输入3脚；或非门NR2的输出5脚连接异或门XR1的输入2脚；或非门NR3的输出4脚连接异或门XR2的输入2脚；或非门NR4的输出3脚连接异或门XR3的输入2脚；异或门XR5的输出3脚连接异或门XR2的输入1脚；异或门XR6的输出3脚连接异或门XR3的输入1脚；异或门XR4的输出3脚连接加法器的输出F1脚；异或门XR3的输出3脚连接加法器的输出F2脚；异或门XR2的输出3脚连接加法器的输出F3脚；异或门XR1的输出3脚连接加法器的输出F4脚；或非门NR1的输出6脚连接加法器的输出F5脚。

当第一个加数为(1111)B、第二个加数为(011)B时，X1＝1、X2＝1、X3＝1、X4＝1、Y1＝1、Y2＝1、Y3＝0，得出XR4的输入1脚为1、输入2脚为1，所以XR4的输出3脚为0，即F1为0；得出NA1的输入1脚为1、输入2脚为0，所以NA1的输出3脚为1；得出NA2的输入1脚为1、输入2脚为1，所以NA2的输出3脚为0；得出NA3的输入1脚为1、输入2脚为1，所以NA3的输出3脚为0；得出NR5的输入1脚为0、输入2脚为1，所以NR5的输出3脚为0；得出NR6的输入1脚为1、输入2脚为1，所以NR6的输出3脚为0；得出NR7的输入1脚为1、输入2脚为1，所以NR7的输出3脚为0；得出N2的输入1脚为1，所以N2的输出2脚为0；得出A7的输入1脚为1、输入2脚为0，所以A7的输出3脚为0；得出A8的输入1脚为1、输入2脚为0、输入3脚为0，所以A8的输出4脚为0；得出A9的输入1脚为1、输入2脚为0、输入3脚为0，所以A9的输出4脚为0；得出A10的输入1脚为1、输入2脚为0，所以A10的输出3脚为0；得出A11的输入1脚为1、输入2脚为0、输入3脚为0，所以A11的输出4脚为0；得出A12的输入1脚为1、输入2脚为0、输入3脚为0，所以A12的输出4脚为0；得出A13的输入1脚为0、输入2脚为0，所以A13的输出3脚为0；得出A14的输入1脚为0、输入2脚为0，所以A14的输出3脚为0；得出NR1的输入1脚为0、输入2脚为0、输入3脚为0、输入4脚为0、输入5脚为0，所以NR1的输出6脚为1，即F5为1；得出NR2的输入1脚为0、输入2脚为0、输入3脚为0、输入4脚为0，所以NR2的输出5脚为1；得出NR3的输入1脚为0、输入2脚为0、输入3脚为0，所以NR3的输出4脚为1；得出NR4的输入1脚为0、输入2脚为0，所以NR4的输出3脚为1；得出XR5的输入1脚为1、输入2脚为0，所以XR5的输出3脚为1；得出XR6的输入1脚为1、输入2脚为1，所以XR6的输出3脚为0；得出XR1的输入1脚为1、输入2脚为1，所以XR1的输出3脚为0，即F4为0；得出XR2的输入1脚为1、输入2脚为1，所以XR2的输出3脚为0，即F3为0；得出XR3的输入1脚为0、输入2脚为1，所以XR3的输出3脚为1，即F2为1；所以(1111)B+(011)B＝(10010)B。

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(0010)B，ADD414的第二个加数为(1)B，(0010)B+(1)B＝(0011)B，所以ADD414的F4、F3、F2、F1分别为0、0、1、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(011)B，第二个加数为ADD435的F5＝(1)B，(011)B+(1)B＝(100)B，所以ADD313₁的F3、F2、F1分别为1、0、0；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD3132的第二个加数，所以使得ADD313₂的第一个加数为(100)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(100)B+(0)B＝(100)B，所以O1、O2、O3分别为1、0、0，即商为O1O2O3＝(100)B＝(4)D；

ADD414的F4、F3、F2、F1分别是0、0、1、1，使得与非门NA的输出5脚为1，所以O4、O5、O6、O7分别为0、0、1、1，即余数为(0011)B＝(3)D；

所以(0111111)B＝(63)D除以(15)D商为(100)B＝(4)D余数为(0011)B＝(3)D。

实施例2

被除数是0~127×2ⁿ+2ⁿ-1，除数为15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图2所示，其电路的连接关系是I1、I2、I3、I4、I5、I6、I7为除法器的输入端，构成二进制的被除数I1I2I3I4I5I6I7；I1、I2、I3、I4同时依次连接与门A1的3脚、2脚、1脚、4脚；与门A1的输出5脚连接除法器的输出O0脚；加法器ADD313₁的输出端F1脚、F2脚、F3脚依次连接除法器的输出O3脚、O2脚、O1脚，构成除法结果的二进制的商O0O1O2O3；与门A3、A4、A5、A6的输出3脚依次连接除法器的输出端O4、O5、O6、O7，构成除法结果的二进制的余数O4O5O6O7；其它的电路连接关系与实施例1相同。

当I1I2I3I4I5I6I7＝(1100110)B＝(102)D时，因为I1、I2、I3、I4构成与门A1的输入，使得与门A1的输出5脚为0，所以O0为0；

因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(0110)B，第二个加数为(110)B，(0110)B+(110)B＝(01100)B，所以ADD435的F5、F4、F3、F2、F1分别为0、1、1、0、0；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(1100)B，ADD414的第二个加数为(0)B，(1100)B+(0)B＝(1100)B，所以ADD414的F4、F3、F2、F1分别为1、1、0、0；

当ADD414采用四位二进制数加一位二进制数和数是四位的加法器时，其电路连接关系如图10所示。加法器的输入X1脚同时连接与门A15的输入1脚、与门A16的输入1脚、与门A17的输入2脚、异或门XR10的输入2脚；加法器的输入X2脚同时连接与门A15的输入3脚、与门A16的输入3脚、异或门XR9的输入1脚；加法器的输入X3脚同时连接与门A15的输入4脚、异或门XR8的输入1脚；加法器的输入X4脚连接异或门XR7的输入1脚；加法器的输入Y1脚同时连接与门A15的输入2脚、与门A16的输入2脚、与门A17的输入1脚、异或门XR10的输入1脚；与门A15的输出5脚连接异或门XR7的输入2脚；与门A16的输出4脚连接异或门XR8的输入2脚；与门A17的输出3脚连接异或门XR9的输入2脚；异或门XR10的输出3脚连接加法器的输出F1脚；异或门XR9的输出3脚连接加法器的输出F2脚；异或门XR8的输出3脚连接加法器的输出F3脚；异或门XR7的输出3脚连接加法器的输出F4脚。

当第一个加数为(1100)B、第二个加数为(0)B时，X1＝0、X2＝0、X3＝1、X4＝1、Y1＝0，得出A15的输入1脚为0、输入2脚为0、输入3脚为0、输入4脚为1，所以A15的输出5脚为0；得出A16的输入1脚为0、输入2脚为0、输入3脚为0，所以A16的输出4脚为0；得出A17的输入1脚为0、输入2脚为0，所以A17的输出3脚为0；得出XR7的输入1脚为1、输入2脚为0，所以XR7的输出3脚为1，即F4为1；得出XR8的输入1脚为1、输入2脚为0，所以XR8的输出3脚为1，即F3为1；得出XR9的输入1脚为0、输入2脚为0，所以XR9的输出3脚为0，即F2为0；得出XR10的输入1脚为0、输入2脚为0，所以XR10的输出3脚为0，即F1为0；所以(1100)B+(0)B＝(1100)B。

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(110)B，第二个加数为ADD435的F5＝(0)B，(110)B+(0)B＝(110)B，所以ADD313₁的F3、F2、F1分别为1、1、0；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(110)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(110)B+(0)B＝(110)B，所以O1、O2、O3分别为1、1、0，即商为O0O1O2O3＝(0110)B＝(6)D；

ADD414的F4、F3、F2、F1分别是1、1、0、0，使得与非门NA的输出5脚为1，所以O4、O5、O6、O7分别为1、1、0、0，即余数为(1100)B＝(12)D；

所以(1100110)B＝(102)D除以(15)D商为(0110)B＝(6)D余数为(1100)B＝(12)D。

实施例3

被除数是0~119×2ⁿ+2ⁿ-1，除数为15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图3所示，其电路的连接关系是I1、I2、I3、I4、I5、I6、I7为除法器的输入端，构成二进制的被除数I1I2I3I4I5I6I7；用非门N1替换与非门NA；与门A2的输出5脚连接加法器ADD313₂的输入Y1脚，同时连接非门N1的输入1脚；非门N1的输出2脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；其它的电路连接关系与实施例1相同。

当I1I2I3I4I5I6I7＝(1110000)B＝(112)D时，因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(0000)B，第二个加数为(111)B，(0000)B+(111)B＝(00111)B，所以ADD435的F5、F4、F3、F2、F1分别为0、0、1、1、1；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(0111)B，ADD414的第二个加数为(0)B，(0111)B+(0)B＝(0111)B，所以ADD414的F4、F3、F2、F1分别为0、1、1、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(111)B，第二个加数为ADD435的F5＝(0)B，(111)B+(0)B＝(111)B，所以ADD313₁的F3、F2、F1分别为1、1、1；

当ADD313₁采用三位二进制数加一位二进制数和数是三位二进制数的加法器时，电路连接关系如图11所示，加法器的输入X1脚同时连接与门A18的输入2脚、与门A19的输入2脚、异或门XR13的输入1脚；加法器的输入X2脚同时连接与门A18的输入3脚、异或门XR12的输入1脚；加法器的输入X3脚连接异或门XR11的输入1脚；加法器的输入Y1脚同时连接与门A18的输入1脚、与门A19的输入1脚、异或门XR13的输入2脚；与门A18的输出4脚连接异或门XR11的输入2脚；与门A19的输出3脚连接异或门XR12的输入2脚；异或门XR13的输出3脚连接加法器的输出F1脚；异或门XR12的输出3脚连接加法器的输出F2脚；异或门XR11的输出3脚连接加法器的输出F3脚。

当第一个加数为(111)B、第二个加数为(0)B时，X1＝1、X2＝1、X3＝1、Y1＝0，得出A18的输入1脚为0、输入2脚为1、输入3脚为1，所以A18的输出4脚为0；得出A19的输入1脚为0、输入2为1，所以A19的输出3脚为0；得出XR11的输入1脚为1、输入2脚为0，所以XR11的输出3脚为1，即F3为1；得出XR12的输入1脚为1、输入2脚为0，所以XR12的输出3脚为1，即F2为1；得出XR13的输入1脚为1、输入2脚为0，所以XR13的输出3脚为1，即F1为1；所以(111)B+(0)B＝(111)B。

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(111)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(111)B+(0)B＝(111)B，所以O1、O2、O3分别为1、0、0，即商为O1O2O3＝(111)B＝(7)D；

ADD414的F4、F3、F2、F1分别是0、1、1、1；与门A2的输出5脚为0，使得非门N1的输出2脚为1，所以O4、O5、O6、O7分别为0、1、1、1，即余数为(0111)B＝(7)D；

所以(1110000)B＝(112)D除以(15)D商为(111)B＝(7)D余数为(0111)B＝(7)D。

实施例4

被除数是0~127×2ⁿ+2ⁿ-1，除数为15×2ⁿ，当n＝0时的快速运算的除法器的电路原理图如图4所示，其电路的连接关系是I1、I2、I3、I4、I5、I6、I7为除法器的输入端，构成二进制的被除数I1I2I3I4I5I6I7；I1、I2、I3、I4同时依次连接与门A1的3脚、2脚、1脚、4脚；与门A1的输出5脚连接除法器的输出O0脚；加法器ADD313₂的输出端F1脚、F2脚、F3脚依次连接除法器的输出O3脚、O2脚、O1脚，构成除法结果的二进制的商O0O1O2O3；与门A3、A4、A5、A6的输出3脚依次连接除法器的输出端O4、O5、O6、O7，构成除法结果的二进制的余数O4O5O6O7；其它的电路连接关系与实施例3相同。

当I1I2I3I4I5I6I7＝(1111101)B＝(125)D时，因为I1、I2、I3、I4构成与门A1的输入，使得与门A1的输出5脚为1，所以O0为1；

因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(1101)B，第二个加数为(111)B，(1101)B+(111)B＝(10100)B，所以ADD435的F5、F4、F3、F2、F1分别为1、0、1、0、0；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(0100)B，ADD414的第二个加数为(1)B，(0100)B+(1)B＝(0101)B，所以ADD414的F4、F3、F2、F1分别为0、1、0、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(111)B，第二个加数为ADD435的F5＝(1)B，(111)B+(1)B＝(000)B，所以ADD313₁的F3、F2、F1分别为0、0、0；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(000)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(000)B+(0)B＝(000)B，所以O1、O2、O3分别为0、0、0，即商为O0O1O2O3＝(1000)B＝(8)D；

ADD414的F4、F3、F2、F1分别是0、1、0、1；与门A2的输出5脚为0，使得非门N1的输出2脚为1，所以O4、O5、O6、O7分别为0、1、0、1，即余数为(0101)B＝(5)D；

所以(1111101)B＝(125)D除以(15)D商为(1000)B＝(8)D余数为(0101)B＝(5)D。

实施例5

被除数是0~239，除数为15×2ⁿ，当n＝1时的快速运算的除法器的电路原理图如图5所示，其电路的连接关系是在图1的基础上增加了一条从输入到输出的连线I8₁-O8₁。当ADD435采用四位二进制数加四位二进制数和数是五位的加法器时，第二个加数最低三位以外的各位置0。其它电路连接关系与实施例1相同。

当I1I2I3I4I5I6I7I81＝(11000111)B＝(199D)时，因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(0011)B，第二个加数为(110)B，(0011)B+(110)B＝(01001)B，所以ADD435的F5、F4、F3、F2、F1分别为0、1、0、0、1；ADD435我们采用四位二进制数加四位二进制数和数是五位的加法器实现，第二个加数最低三位以外的各位置0。因此，四位二进制数加四位二进制数和数是五位的加法器的第一个加数为(0011)B，第二个加数为(0110)B，(0011)B+(0110)B＝(01001)B，所以结果为(01001)B。所以ADD435的F5、F4、F3、F2、F1分别为0、1、0、0、1。

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(1001)B，ADD414的第二个加数为(0)B，(1001)B+(0)B＝(1001)B，所以ADD414的F4、F3、F2、F1分别为1、0、0、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(110)B，第二个加数为ADD435的F5＝(0)B，(110)B+(0)B＝(110)B，所以ADD313₁的F3、F2、F1分别为1、1、0；

因为ADD313₂的X3、X2、X1构成A ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(110)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(110)B+(0)B＝(110)B，所以O1、O2、O3分别为1、1、0，即商为O1O2O3＝(110)B＝(6)D；

ADD414的F4、F3、F2、F1分别是1、0、0、1，使得与非门NA的输出5脚为1；故O4、O5、O6、O7分别为1、0、0、1，又O81＝1，即余数为(10011)B＝(19)D；

所以(11000111)B＝(199)D除以(30)D商为(110)B＝(6)D余数为(10011)B＝(19)D。

实施例6

被除数是0~255，除数为15×2ⁿ，当n＝1时的快速运算的除法器的的电路原理图如图6所示，其电路的连接关系是在图2的基础上增加了一条从输入到输出的连线I8₁-O8₁。当ADD414采用四位二进制数加三位二进制数和数是五位的加法器时，第二个加数最低一位以外的各位置0；其它的电路连接关系与实施例2相同。

当I1I2I3I4I5I6I7I81＝(11001101)B＝(205)D时，因为I1、I2、I3、I4构成与门A1的输入，使得与门A1的输出5脚为0，所以O0为0；

因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(0110)B，第二个加数为(110)B，(0110)B+(110)B＝(01100)B，所以ADD435的F5、F4、F3、F2、F1分别为0、1、1、0、0；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(1100)B，ADD414的第二个加数为(0)B，(1100)B+(0)B＝(1100)B，所以ADD414的F4、F3、F2、F1分别为1、1、0、0；ADD414我们采用四位二进制数加三位二进制数和数是五位的加法器实现，第二个加数最低一位以外的各位置0。因此，四位二进制数加三位二进制数和数是五位的加法器的第一个加数为(1100)B，第二个加数为(000)B，(1100)B+(000)B＝(01100)B，结果为(01100)B。所以ADD414的F4、F3、F2、F1分别为1、1、0、0。

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(110)B，第二个加数为ADD435的F5＝(0)B，(110)B+(0)B＝(110)B，所以ADD313₁的F3、F2、F1分别为1、1、0；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(110)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(110)B+(0)B＝(110)B，所以O1、O2、O3分别为1、1、0，即商为O0O1O2O3＝(0110)B＝(6)D；

ADD414的F4、F3、F2、F1分别是1、1、0、0，使得与非门NA的输出5脚为1；故O4、O5、O6、O7分别为1、1、0、0，又O81＝1，所以余数为O4O5O6O7O8₁＝(11001)B＝(25)D；

所以(11001101)B＝(205)D除以(30)D商为(0110)B＝(6)D余数为(11001)B＝(25)D。

实施例7

被除数是0~239，除数为15×2ⁿ，当n＝1时的快速运算的除法器的电路原理图如图7所示，其电路的连接关系是在图3的基础上增加了一条从输入到输出的连线I8₁-O8₁。当ADD313₁采用四位二进制数加一位二进制数和数是四位的加法器，第一个加数最低三位以外的各位置0；其它的电路连接关系与实施例3相同。

当I1I2I3I4I5I6I7I8₁I8₂＝(11101101)B＝(237)D时，因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(0110)B，第二个加数为(111)B，(0110)B+(111)B＝(01101)B，所以ADD435的F5、F4、F3、F2、F1分别为0、1、1、0、1；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，  ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(1101)B，ADD414的第二个加数为(0)B，(1101)B+(0)B＝(1101)B，所以ADD414的F4、F3、F2、F1分别为1、1、0、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(111)B，第二个加数为ADD435的F5＝(0)B，(111)B+(0)B＝(111)B，所以ADD313₁的F3、F2、F1分别为1、1、1；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(111)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(111)B+(0)B＝(111)B，所以O1、O2、O3分别为1、1、1，即商为O1O2O3＝(111)B＝(7)D；

ADD414的F4、F3、F2、F1分别是1、1、0、1；与门A2的输出5脚为0，使得非门N1的输出2脚为1，所以O4、O5、O6、O7分别为1、1、0、1；又O8₁＝1，即余数为(11011)B＝(27)D；

所以(11101101)B＝(237)D除以(30)D商为(111)B＝(7)D余数为(11011)B＝(27)D。

实施例8

被除数是0~255，除数为15×2ⁿ，当n＝1时的快速运算的除法器的的电路原理图如图8所示，其电路的连接关系是在图4的基础上增加了一条从输入到输出的连线I8₁-O8₁；其它的电路连接关系与实施例4相同。

当I1I2I3I4I5I6I7I8₁I8₂＝(11111011)B＝(251)D时，因为I1、I2、I3、I4构成与门A1的输入，使得与门A1的输出5脚为1，所以O0为1；

因为ADD435的X4、X3、X2、X1构成ADD435的第一个加数，ADD435的Y3、Y2、Y1构成ADD435的第二个加数，这样ADD435的第一个加数为(1101)B，第二个加数为(111)B，(1101)B+(111)B＝(10100)B，所以ADD435的F5、F4、F3、F2、F1分别为1、0、1、0、0；

因为ADD414的X4、X3、X2、X1构成ADD414的第一个加数，ADD414的Y1构成ADD414的第二个加数，所以ADD414的第一个加数为(0100)B，ADD414的第二个加数为(1)B，(0100)B+(1)B＝(0101)B，所以ADD414的F4、F3、F2、F1分别为0、1、0、1；

因为ADD313₁的X3、X2、X1构成ADD313₁的第一个加数，ADD313₁的Y1构成ADD313₁的第二个加数，所以ADD313₁的第一个加数为I1I2I3＝(111)B，第二个加数为ADD435的F5＝(1)B，(111)B+(1)B＝(000)B，所以ADD313₁的F3、F2、F1分别为0、0、0；

因为ADD313₂的X3、X2、X1构成ADD313₂的第一个加数，ADD313₂的Y1构成ADD313₂的第二个加数，所以使得ADD313₂的第一个加数为(000)B，ADD435的F4、F3、F2、F1依次连接与门A2的4脚、3脚、2脚、1脚，故与门A2的输出5脚为(0)B，使得ADD313₂的第二个加数Y1＝(0)B，(000)B+(0)B＝(000)B，所以O1、O2、O3分别为0、0、0，即商为O0O1O2O3＝(1000)B＝(8)D；

ADD414的F4、F3、F2、F1分别是0、1、0、1；与门A2的输出5脚为0，使得非门N1的输出2脚为1，所以O4、O5、O6、O7分别为0、1、0、1，又O81＝1，即余数为(01011)B＝(11)D；

所以(11111011)B＝(251)D除以(30)D商为(1000)B＝(8)D余数为(01011)B＝(11)D。

以上()B表示括号内是二进制的数，()D表示括号内是十进制的数。

本除法器右边可以直接连接n条从输入到输出的连线I8₁-O8₁，I8₂-O8₂……I8_n-O8_n，这样可以除数扩大为原来的2ⁿ倍，使被除数扩大为原来的2ⁿ倍再加2ⁿ-1，这里输入I8₁，I8₂……I8_n是二进制被除数的低n位，输出O1，O2…On是二进制余数的低n位，n可以为0、1、2、3、……的任意整数。

Claims (8)

1.一种由电子元器件组成的除法器，其特征在于：该除法器能进行除数为15×2ⁿ，被除数是119×2ⁿ+2ⁿ-1，当n＝0时的快速运算，其电路连接关系是输入端I1连接加法器ADD435的Y3脚、同时连接加法器ADD313₁的X3脚；输入端I2连接加法器ADD435的Y2脚、同时连接加法器ADD313₁的X2脚；输入端I3连接加法器ADD435的Y1脚、同时连接加法器ADD313₁的X1脚；输入端I4连接加法器ADD435的X4脚；输入端I5连接加法器ADD435的X3脚；输入端I6连接加法器ADD435的X2脚；输入端I7连接加法器ADD435的X1脚；ADD435的输出F1脚连接加法器ADD414的输入X1脚、同时连接与门A2的输入1脚；ADD435的输出F2脚连接加法器ADD414的输入X2脚、同时连接与门A2的输入2脚；ADD435的输出F3脚连接加法器ADD414的输入X3脚、同时连接与门A2的输入3脚；ADD435的输出F4脚连接加法器ADD414的输入X4脚、同时连接与门A2的输入4脚；ADD435的输出F5脚连接加法器ADD414的输入Y1脚、同时连接加法器ADD313₁的输入Y1脚；ADD313₁的输出F1脚连接加法器ADD313₂的输入X1脚；ADD313₁的输出F2脚连接加法器ADD313₂的输入X2脚；ADD313₁的输出F3脚连接加法器ADD313₂的输入X3脚；ADD414的输出F1脚连接与非门NA的输入1脚、同时连接与门A6的输入2脚；ADD414的输出F2脚连接与非门NA的输入2脚、同时连接与门A5的输入2脚；ADD414的输出F3脚连接与非门NA的输入3脚、同时连接与门A4的输入2脚；ADD414的输出F4脚连接与非门NA的输入4脚、同时连接与门A3的输入2脚；与门A2的输出5脚连接加法器ADD313₂的输入Y1脚；与非门NA的输出5脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；加法器ADD313₂的输出F1连接除法结果的二进制的商03端；加法器ADD313₂的输出F2连接除法结果的二进制的商02端；加法器ADD313₂的输出F3连接除法结果的二进制的商01端；与门A3的输出3脚连接除法结果的二进制的余数04端；与门A4的输出3脚连接除法结果的二进制的余数05端；与门A5的输出3脚连接除法结果的二进制的余数06端；与门A6的输出3脚连接除法结果的二进制的余数07端；

其中，加法器ADD435是能完成第一个加数最少是四位，第二个加数最少是三位，和数最少是五位功能的加法器；加法器ADD414是能完成第一个加数最少是四位，第二个加数最少是一位，和数最少是四位功能的加法器；加法器ADD313₁、ADD313₂是能完成第一个加数最少是三位，第二个加数最少是一位，和数最少是三位功能的加法器。

2.按照权利要求1所说的除法器，其特征在于：在加法器ADD313₁和加法器ADD313₂的左边增加一个4输入端与门A1，其电路的连接关系是输入端I1连接与门A1的输入3脚，输入端I2连接与门A1的输入2脚，输入端I3连接与门A1的输入1脚，输入端I4连接与门A1的输入4脚，与门A1的输出5脚连接除法结果的二进制的商00端；该除法器能够进行被除数是127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算。

3.按照权利要求1所说的除法器，其特征在于：与非门NA采用非门N1，其电路连接关系是，与门A2的输出5脚连接加法器ADD313₂的输入Y1脚，同时连接非门N1的输入1脚；非门N1的输出2脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；该除法器能够进行被除数是119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算。

4.按照权利要求3所说的除法器，其特征在于：在加法器ADD313₁和加法器ADD313₂的左边增加一个4输入端与门A1，其电路的连接关系是输入端I1连接与门A1的输入3脚，输入端I2连接与门A1的输入2脚，输入端I3连接与门A1的输入1脚，输入端I4连接与门A1的输入4脚，与门A1的输出5脚连接除法结果的二进制的商00端；该除法器能够进行被除数是127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0时的快速运算。

5.按照权利要求1所说的除法器，其特征在于：其电路的连接关系是在加法器ADD435和ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8_n-O8_n，该除法器能进行被除数是0~119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0、1、2、3…n整数时的快速运算。

6.按照权利要求2所说的除法器，其特征在于：其电路的连接关系是在加法器ADD435、加法器ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8n-O8n，该除法器能够进行被除数是0~127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0、1、2、3…n整数的快速运算。

7.按照权利要求3所说的除法器，其特征在于：其电路的连接关系是在加法器ADD435和ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8_n-O8_n，该除法器能进行被除数是0~119×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0、1、2、3…n整数时的快速运算。

8.按照权利要求4所说的除法器，其特征在于：其电路的连接关系是在加法器ADD435、加法器ADD414、与门A6的右边增加n条从输入到输出的连线I8₁-O8₁、I8₂-O8₂……I8n-O8n，该除法器能够进行被除数是0~127×2ⁿ+2ⁿ-1，除数是15×2ⁿ，当n＝0、1、2、3…n整数的快速运算。

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