CH690978A5 - Circuit de multiplexage. - Google Patents

Description

  



  La présente invention est relative à un circuit de multipIexage permettant de sélectionner et d'aiguiller sur une sortie des signaux binaires provenant de plusieurs entrées différentes. 



  Plus particulièrement, l'invention concerne les circuits de multiplexage à aiguiller sur une sortie des signaux d'entrée multiples es présentant dans un ordre défini et immuable. 



  Les fig. 1 et 2 des dessins annexes montrent, en tant qu'exemple type de la technique intérieure, un circuit de multiplexage 1:8 MUX permettant de délivrer cycliquement un signal binaire parmi huit applique aux entrées N0 à N7, sur une sortie OUT en fonction de l'état de trois entrées de commande S0, S1 et S2. 



  Les circuits de multiplexage de ce genre sont en général réalisés au moyen d'un "arbre" de multiplexeurs élémentaires ou aiguillages 2:1, chaque étage de cet "arbre" étant commandé par l'un des bits du signal de commande. 



  Ainsi, dans l'exemple de la fig. 2, le premier étage E1 comporte quatre multiplexeurs élémentaires délivrant les variables Q0 à Q3 et commandés simultanément par le signal S0, un deuxième étage E2 comportant deux multiplexeurs élémentaires commandés simultanément par le signal S1 et délivrant les variables Q02 et Q13, et un troisième étage E3 commandé par le signal S2 et délivrant la variable de sortie OUT. 



  L'avantage de ces circuits de multiplexage consiste en ce que les signaux de sortie peuvent se présenter dans un ordre quelconque, ce qui est le cas par exemple, lorsque plusieurs unités de traitement doivent sélectivement être connectées à un bus. Toutefois ils présentent l'inconvénient de cumuler les délais de traitement des étages du circuit, ce qui fait que le délai total de transition qui s'écoule entre des apparitions d'un signal à la sortie, est égal à la somme des délais de transition des multiplexeurs élémentaires. Par conséquent, ce délai total est relativement long, surtout si le nombre d'entrées est important. 



  Cependant, dans de nombreux cas, les sources à multiplexer présentent leurs données dans un ordre qui est immuable et bien défini. Il en est ainsi par exemple, lorsque des coefficients ou des commandes doivent être sélectionnés dans N tables d'une mémoire, lors de la conversion parallèle-série de données ou lorsqu'on utilise des modules numériques résultant d'une parallélisation. Si dans ces cas, on utilise un circuit de multiplexage conçu selon les fig. 1 et 2 décrites ci-dessus, le délai s'écoulant entre le moment où les données se présentent à l'entrée, et le moment où elles apparaissent à la sortie, devient un inconvénient majeur. 



  Or, on a constaté que pour ces cas, il est possible de s'affranchir des inconvénients provoqués par le délai en question. 



  L'invention a donc pour but de fournir un circuit de multiplexage destiné à traiter des signaux d'entrée se présentant dans un ordre défini et immuable et permettant de produire une signal de sortie dont les éléments binaires sont espacé dans le temps seulement de la longueur du délai de travail de son dernier étage. 



  L'invention a donc pour objet un circuit de multiplexage permettant le multiplexage de 2<N> données binaires fournies par une source selon un ordre fixe prédéterminé et comportant en combinaison: 
 - une horloge pour délivrer à partir d'une fréquence d'horloge une pluralité de signaux de commande, et 
 - un multiplexeur de type arborescent destiné à multiplexer lesdites 2<N> données, où N est un nombre entier quelconque, ledit multiplexeur comportant N étages d'aiguillages 2:

  1 avec des aiguillages dont le nombre est décroissant de 2<N> à 2<1 >de l'étage d'entrée dudit multiplexeur vers l'étage de sortie, lesdits aiguillages étant commandés sélectivement d'un état à l'autre par lesdits signaux de commande pour assurer le transfert desdites données à travers ledit muItiplexeur, ce circuit étant caractérise en ce que dans chaque étage, les aiguillages sont commandés en séquence par lesdits signaux de commande et en ce que la fréquence desdits signaux de commande décroît d'un étage à l'autre d'un facteur deux compté de la sortie vers l'entrée, dudit multiplexeur. 



  D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés sur lesquels: 
 
   - la fig. 1 est un schéma de base d'un multiplexeur suivant la technique antérieure, 
   - la fig. 2 est un schéma plus détaillée du multiplexeur représenté sur la fig. 1; 
   - la fig. 3 montre un schéma d'un multiplexeur suivant l'invention; 
   - la fig. 4 est un diagramme des temps illustrant le fonctionnement du multiplexeur selon la fig. 3; 
   - la fig. 5 montre un schéma illustrant comment une donnée progresse dans le multiplexeur représenté sur la fig. 3; 
   - les fig. 6A à 6H sont des diagrammes de progression des données considérés à chacune des périodes d'un cycle de travail du multiplexeur selon l'invention;

   
   - les fig. 7A et 7B montrent le fonctionnement d'un aiguillage 2:1 utilisé dans ce multiplexeur; 
   - la fig. 8 est un schéma d'un multiplexeur 16:1 réalisé selon les concepts de l'invention; 
   - la fig. 9 est un schéma d'une application de l'invention à un système d'extraction de données de huit tables ou mémoires montées en parallèle; 
   - la fig. 10 illustre une autre application du multiplexeur selon l'invention dans un système constituant un convertisseur de données parallèles en données série; 
   - la fig. 11 montre un schéma d'un registre à décalage utilisant les concepts de l'invention; 
   - les fig. 12A, 12B et 12C illustrent l'application de l'invention à un compteur synchrone rapide. 
 



  On va d'abord se référer aux fig. 3 à 7B pour examiner un premier exemple de circuit de multiplexage CM selon l'invention. Ce circuit comporte en combinaison une source S1 de signaux à multiplexer, un multiplexeur N:1 (N = 8 dans cet exemple) désigné d'une façon générale par M1, et un circuit d'horloge H destine à fournir des signaux de commande pour la source S1 et le multiplexeur M1. 



  Celui-ci comporte trois étages 1, 2 et 3 composés dans l'ordre de quatre, deux et un aiguillage 2:1 portant respectivement les références 1a à 1d, 2a et 2b, et 3a. Les aiguillages 1a à 1d reçoivent respectivement les données d'entrée N0-N4, N2-N6, N1-N5 et N3-N7 de la source S1 et fournissent dans l'ordre les données intermédiaires Q0, Q2, Q1 et Q3. 



  Ces données intermédiaires sont appliquées aux aiguillages 2a et 2b de l'étage 2 qui délivrent les données intermédiaires Q02 et Q13. Celles-ci sont appliquées à l'aiguillage 3a du dernier étage qui à son tour délivre le signal de sortie OUT du multiplexeur. 



  Les données N0 à N7 sont présentées au multiplexeur M1 toujours dans le même ordre ce qui, comme on le verra par la suite, est le cas de nombreuses applications dans lesquelles l'invention peut être mise à profit. 



  Selon un aspect important de l'invention, chaque aiguillage 2:1 faisant partie du multiplexeur M1 est commandé par son propre signal de commande fourni par l'horloge H, ce signal étant différent des signaux de commande appliqués aux autres aiguillages. En outre, ces signaux sont: 



  a) de fréquences croissantes de l'étage d'entrée à l'étage de sortie; 



  b) dans chaque étage, déphasés les uns par rapport aux autres d'une demi-période du signal de commande du dernier étage. 



  La fig. 4 montre un diagramme des temps illustrant le fonctionnement du multiplexeur M1 de la fig. 3 et en particulier les relations temporelles des signaux de commande. On voit que ceux-ci sont dérives d'une fréquence d'horloge f ayant une période  delta  et fournie par l'horloge H associée au multiplexeur. Cette fréquence f est divisée plusieurs fois deux, le résultat de la première division formant le signal de commande C0213 pour l'aiguillage 3a celui de la deuxième division les signaux de commande C02 et C13 pour les aiguillages 2a et 2b, etc. On voit également que les signaux de commande d'un même étage sont déphasés l'un par rapport à l'autre de la période  delta , sauf évidemment le dernier. 



  Il résulte de cette commande particulière que le multiplexeur M1 délivre un signal de sortie OUT dérivé, dans l'ordre, des données d'entrée au rythme de la période  delta  du signal d'horloge f. La fréquence du signal de sortie OUT est donc égale à cette fréquence d'horloge dont la période doit être adaptée au seul délai de transition de l'aiguillage 3a du dernier étage 3 du multiplexeur. En d'autres termes, seul le du dernier aiguillage limite la fréquence de travail en sortie du multiplexeur selon l'invention. 



  Il est vrai que chaque donnée doit attendre un cycle de travail complet T du multiplexeur, mais ceci n'est pas gênant puisque, les données N0 à N7 arrivant dans un ordre bien défini, il suffit d'attendre le traitement d'une série complète de données d'entrée avant que la nouvelle donnée sur une même entrée peut commencer à traverser le multiplexeur. 



  La fig. 5 montre comment la donnée N0 traverse le multiplexeur M1 vers la sortie OUT. Pendant les temps t0 à t3, le signal de commande C0 est à 1 de sorte que l'aiguillage 1a est passant pour la donnée N4, mais bloque la donnée N0. Au cours des temps t4 et t5, le signal de commande C0 est à zéro de sorte que l'aiguillage 1a est passant pour la donnée N0, mais bloque la donnée N4. Cet aiguiIlage produit donc le signal Q0 qui va être bloqué par l'aiguillage 2a, le signal de commande C02 étant à zéro. Par contre, pendant les temps t4 et t5, l'aiguillage 2a est passant pour le signal Q2 qui est délivré par l'aiguillage 1b et représente la donnée d'entrée N6. Cet aiguillage délivre le signal Q02. 



  Au temps t6, l'aiguillage 2a devient aussi passant pour la donnée N0 sous la commande du signal C02 qui passe à zéro. La donnée N0 apparaît donc sous la forme du signal Q02 à la sortie de l'aiguillage 2a. Mais pendant ce temps t6, l'aiguillage 3a est encore bloqué pour ce signal Q02. Il laisse passer le signal Q13 provenant de l'aiguillage 2b qui transmet alors la donnée N7. 



  Au temps t7, l'aiguillage 3a devient passant pour le signal Q02 et transmet donc l'état de la donnée N0 sur la sortie OUT du multiplexeur sous la commande du signal C0123 qui est alors à zéro. 



  Les fig. 6A à 6H récapitulent les états des aiguillages et les passages des données N0 à N7 à travers ceux-ci respectivement pendant les temps t0 à t7. Sur ces figures, les segments horizontaux représentent les aiguillages et les segments obliques symbolisent l'état passant de l'aiguillage de l'étage amont. On voit que le multiplexeur fournit un signal de sortie à chaque coup d'horloge de la fréquence f et que cette fréquence de passage des données est réduite chaque fois de moitié, de l'étage le plus élevé vers l'étage le plus bas. 



  Les fig. 7A et 7B illustrent le fonctionnement de chaque aiguillage du multiplexeur M1. Il reçoit deux données d'entrée Ni et Nj pour lesquelles il devient transparent respectivement pour les états haut et bas d'un signal de commande Cij. Par conséquent, comme on le voit sur la fig. 7B, lorsqu'une donnée Ni ou Nj est présente sur l'entrée correspondante du circuit (temps tn pour la donnée Ni et temps tn + 1 pour la donnée Nj), la transition du signal de commande fait passer l'une ou l'autre de ces données vers la sortie Qij. 



  La fig. 8 montre un multiplexeur N:1 selon l'invention dans lequel N = 16. Par conséquent, ce multiplexeur qui est désigné par M2, comporte un étage supplémentaire par rapport au mode de réalisation que l'on vient de décrire. Plus précisément, ce multiplexeur M2 comporte quatre étages 10, 11, 12 et 13 dont les aiguillages sont répartis en deux groupes, à savoir un groupe pair P et un groupe impair I, à l'exception de l'aiguillage de sortie 13 qui travaille en alternance sur le groupe P au sur le groupe I. Sur le dessin, ces groupes sont entourés de traits mixtes. Chacun d'eux comprend un circuit de multipIexage identique au multiplexeur M1 représenté sur la fig. 3, la commande en étant réalisée comme représenté sur la fig. 4.

   Par conséquent, on trouve sur la fig. 8 des références identiques à celles utilisées sur la fig. 3 pour désigner les aiguillages équivalents. 



  Bien entendu, la commande de l'aiguillage de l'étage 13 est réalisée à l'aide d'une fréquence 2f double de la fréquence f utilisée pour commander chacun des groupes P et I. Par ailleurs, ce multiplexeur M2 est associé à une source de signaux et à une horloge de façon analogue à celle représentée sur la fig. 3, bien que ces circuits ne soient pas représentés sur la fig. 8. 



  Sur la fig. 8 on voit également que les données d'entrée N0 à N16 sont réparties en deux groupes, respectivement pair et impair, les données de chaque groupe étant elles-mêmes réparties comme les données appliquées au multiplexeur M1 de la fig. 3. 



  La fig. 9 montre une première application du multiplexeur suivant l'invention à la réalisation d'une table à consulter (look-up table). 



  Ce circuit comprend une pluralité de multiplexeurs conformes à celui de la fig. 3 disposés en parallèle pour pouvoir travailler sur un nombre b de bits en parallèle, autrement dit sur des mots binaires ayant la largeur b. On retrouve donc sur la fig. 9 la représentation d'un multiplexeur de la fig. 3 avec les mêmes références numériques qu'il faut se représenter étendu dans une direction perpendiculaire au plan du dessin. La largeur des mots traités (autrement dit le nombre b) peut être quelconque. L'ensemble ainsi conçu (appelé multiplexeur complexe) est désigné par la référence générale M3 et sur la fig. 9, il est entouré de traits mixtes. 



  Le multiplexeur M3 est raccordé à une source S2 de signaux à multiplexer. Plus précisément, les aiguillages 1a à 1d de tous les étages 1 du multiplexeur complexe M3 sont respectivement connectés en parallèle à des mémoires 21A à 21H. Chacune de ces mémoires coopère avec un compteur d'adresse 22A à 22H. Les mémoires 21A à 21H sont chargées avec des données stockées à des adresses propres à chaque donnée. Ces adresses sont gérées par les compteurs 22A à 22H. 



  On peut voir sur la fig. 9 que les mémoires et les compteurs d'adresse qui leur sont associés sont répartis en deux groupes, respectivement pair P et impair I qui sont entourés de traits pointillés. Chacun de ces groupes est commandé en alternance avec l'autre groupe par les signaux de commande C0 à C3 et les signaux de commande C0 à C3. 



  En se référant au diagramme des temps de la fig. 3 (qui s'applique au fonctionnement de la table à consulter de la fig. 9), on notera que, par exemple pour ce qui concerne la donnée N0, l'adresse du mot d'instruction devant être lu dans le registre 21A, est chargée dans le compteur 22A au temps t0, tandis que le mot lui-même est lu dans la mémoire 22A pendant les temps t0 à t3, puis les bits du mot progressent en parallèle dans le multiplexeur complexe M3 jusqu'à la sortie OUT. Le même processus se déroule pour tous les autres mots chargés dans les registres aux moments appropriés déterminés par les signaux de commande C0 à C3. 



  La lecture des mémoires 21A à 21H se fait à la fréquence f/8 et il y a donc un temps de latence avant que les données n'arrivent à la sortie OUT. Il faut observer cependant que cette sortie fournit les données à la fréquence f et qu'il ne s'écoule qu'un seul délai d'aiguillage entre le flanc montant du signal et l'apparition d'une donnée à la sortie OUT. 



  La fig. 10 montre une autre application du circuit de multiplexage suivant l'invention à un convertisseur parallèle-série. Celui-ci comprend un multiplexeur identique au multiplexeur M1 de la fig. 3. Les données d'entrée N0 à N7 de ce multiplexeur proviennent d'une source S3 composée d'un groupe de bascules D 31A à 31H qui sont connectées à un registre 32 destiné à recevoir un mot binaire de b bits, b étant égal à huit dans l'exemple représenté. Bien entendu, à l'image du multiplexeur M2 de la fig. 8, on pourra traiter des mots ayant un nombre de bits quelconque, par exemple seize, si on utilise le multiplexeur de la fig. 8. 



  Les bascules de chargement 31A à 31H sont réparties en deux groupes P et I affectés respectivement aux données paires N0, N2, N4, N6 et impaires N1, N3, N5, N7 traitées par le multiplexeur M1. Le registre 32 est chargé sur le flanc montant du signal C0. Du fait de leur rapidité de fonctionnement, la commande des bascules de chargement n'a pas besoin d'être synchrone avec le changement d'état de l'aiguillage auquel elle transmet la donnée stockée dans la cellule correspondante du registre 32. Par exemple, pour ce qui concerne la donnée N0, la commande de la bascule 31A peut intervenir sur le flanc montant du signal de commande C2 (voir fig. 4), c'est-à-dire deux périodes du signal d'horloge plus tard que le moment où l'aiguillage la devient transparent pour la donnée N0.

   De même, la bascule de chargement 31B est commandée sur le flanc descendant du signal de commande C2, autrement dit deux périodes du signal d'horloge plus tard que ne devient transparent l'aiguillage 1b pour la donnée N4 qui provient de la cellule 4 du registre 32. Par ailleurs, la bascule de chargement 31E qui charge la donnée N1 est également commandée sur le flanc montant du signal de commande C2 ce qui tombe une période avant que l'aiguillage 1c ne soit rendu transparent pour la donnée N1. 



  L'exemple d'application de l'invention que lion vient de décrire montre que selon cette application, les données devant passer dans le multiplexeur M1 peuvent lui être présentées à des instants qui ne coïncident pas forcément avec les instant de basculement des aiguillages d'un état à l'autre. 



  La fig. 11 représente un autre exemple de circuit de multiplexage selon l'invention. Cet exemple concerne un registre à décalage parallèle comprenant un multiplexeur M1 identique à celui de la fig. 3. Les entrées de celui-ci reçoivent les données N0 à N7 d'une source S4 comprenant huit sections ou registres 33A à 33H composés chacun d'un certain nombre de bascules de type D. Ces registres 33A à 33H reçoivent parallèlement un train de données sur une entrée D unique 34. Les registres 33A à 33H sont commandés par les signaux de commande C0 à C3 et leurs compléments au rythme de f/8 (voir fig. 4). 



  L'intérêt de ce montage réside dans le fait que seules les premières bascules D des registres 33A à 33H et l'aiguillage 3a de l'étage 3 du multiplexeur M1 doivent pouvoir travailler à la fréquence f, à supposer que celle-ci soit également la fréquence du signal d'entrée D sur la borne 34. Bien que ce montage selon l'invention ne puisse pas fonctionner à une fréquence plus élevée comparée à celle d'un registre à décalage classique de ce type, il apporte l'avantage de consommer beaucoup moins d'énergie puisque la plupart de ses composants travaillent à des fréquences nettement plus faibles. 



  On va se référer maintenant aux fig. 12A à 12C qui représentent une autre application du circuit de multiplexage suivant l'invention à un compteur synchrone. Dans l'exemple, il s'agit d'un compteur parallèle par seize. 



  Les signaux C0 à C3 et C0 à C3 ayant la fréquence f/8 et provenant de l'horloge H (non représentée sur cette figure) sont appliqués respectivement à huit compteurs par n 35A à 35H d'une largeur de quatre bits chacun (n = 2 dans cet exemple). Cet ensemble forme la source de signaux S5 de ce circuit de multiplexage. 



  Le multiplexeur M3 proprement dit est analogue à celui de la fig. 9, le nombre de bits b étant égal à quatre. Chaque compteur 35A à 35H transite entre deux états distants de huit, comme le montre le graphe de comptage de la fig. 12C. Les états de chaque compteur apparaissent dans les rectangles qui les symbolisent sur les fig. 12A et 12B. 



  Cet agencement particulier des compteurs les rend particulièrement simple. En effet, comme représenté plus particulièrement sur la fig. 12B en ce qui concerne les compteurs 35A et 35B seulement (mais le montage est semblable pour tous les compteurs), chacun de ceux-ci comporte un diviseur par deux 36 qui selon les nombres binaires qu'il est chargé de traiter, est associé à quatre sorties (repérés bit 1 à bit 4 sur la fig. 12C) dont deux sont formées par la sortie vraie et la sortie complémentée du diviseur par deux 36, et dont les deux autres sont connectées respectivement selon le cas, à la borne d'alimentation positive ou à la borne d'alimentation opposée, par exemple la masse. 



  Cet exemple montre une nouvelle fois que le délai de ce compteur n'est déterminé que par celui du dernier aiguillage du multiplexeur M3 qui, bien entendu, présente ici une largeur de quatre bits. Par rapport à un compteur synchrone non parallèle, celui des fig. 12A à 12C est donc nettement plus rapide, car dans le compteur classique, à chaque coup d'horloge on doit prendre en compte un délai composé non seulement du délai des bascules des registres, mais également du délai du circuit combinatoire du compteur. Il s'est avéré que l'on peut obtenir une vitesse de comptage double avec le compteur selon l'invention par rapport aux compteurs classiques, ce qui permet donc, pour une même vitesse de comptage d'abaisser la consommation et la tension d'alimentation.

Claims (7)

1. Circuit de multiplexage permettant le multiplexage de 2<N> données binaires (N0 à N7) fournies par une source (S1 à S5) selon un ordre fixe prédéterminé et comportant en combinaison: - une horloge (H) pour délivrer à partir d'une fréquence d'horloge (f) une pluralité de signaux de commande (C0 à C3, C02, C13, C0213), et - un multiplexeur de type arborescent (M1 à M3) destine à multiplexer lesdites 2<N> données, où N est un nombre entier quelconque, ledit multiplexeur (M1 à M3) comportant N étages (1, 2, 3) d'aiguillages 2:

1 avec des aiguillages (1a à 1d, 2a, 2b, 3a) dont le nombre est décroissant de 2<N> à 2<1> de l'étage d'entrée dudit multiplexeur vers l'étage de sortie, lesdits aiguillages (1a à 1d, 2a, 2b, 3a) étant commandés sélectivement d'un état à l'autre par lesdits signaux de commande (C0 à C3, C02, C13, C0213) pour assurer le transfert desdites données (N0 à N7) à travers ledit multiplexeur (M1 à M3), ce circuit étant caractérisé en ce que dans chaque étage (1, 2, 3), les aiguillages (1a à 1d, 2a, 2b, 3a) sont commandés en séquence par lesdits signaux de commande (C0 à C3, C02, C13, C0213) et en ce que la fréquence desdits signaux de commande décroît d'un étage à l'autre (1, 2, 3) d'un facteur deux compté de la sortie vers l'entrée dudit multiplexeur (M1 à M3).

2.

Circuit de multiplexage suivant la revendication 1, caractérisé en ce que ledit multiplexeur (M1, M2) est divisé en deux sections (P, I) l'une paire et l'autre impaire comprenant chacune un ensemble arborescent d'aiguillages (1a à 1d, 2a, 2b) répartis en étages (10, 11), en ce que lesdites sections (P, I) sont connectées à ladite source (S1 à S5) de manière à en recevoir respectivement les données d'entrée paires et impaires (N0 à N6; N1 à N7 ou N0 à N14; N1 à N15) dans l'ordre de leur apparition, et en ce que les sorties desdites sections (P, I) sont connectées à un aiguillage commun (3a, 13) qui est alternativement rendu transparent pour les données provenant de ladite section paire (P) et de ladite section impaire (I).

3.

Circuit de multiplexage suivant l'une quelconque des revendications 1 et 2, caractérisé en ce que ladite source de données (S1 à S5) est agencée pour fournir lesdites données sous la forme de mots binaires d'une largeur de bits (b) prédéterminée et en ce que chacun desdits aiguillages (1a à 1d, 2a, 2b, 3a) présente une largeur de bits adaptée à ladite largeur prédéterminée.

4.

Table à consulter comportant un circuit de multiplexage suivant l'une des revendications 1 à 3, caractérisé en ce que ladite source (S2) comprend des mémoires (21A à 21H) destinées à être chargées avec des données et des compteurs d'adresse (22A à 22H) pour commander la lecture desdites données, à partir de leur adresse dans lesdites mémoires (21A à 21H) et en ce que lesdits compteurs d'adresse sont commandés avec les signaux de commande (C0 à C3, 0 à 3) qui servent à commander les aiguillages correspondants (1a à 1d) du premier étage (1) dudit multiplexeur (M3).

5.

Convertisseur parallèle-série comportant un circuit de multiplexage suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite source (S3) comprend un registre de données à convertir (32) chargé à la fréquence (C0) du premier étage (1) dudit multiplexeur (M1) et dont les cellules sont raccordées respectivement à des circuits de verrouillage (31A à 31H) destinés à fournir lesdites données (N0 à N7) au multiplexeur sous la commande desdits signaux de commande (C0, C2, 0 à 2).

6.

Registre à décalage comportant un circuit de multiplexage suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite source de données (S4) comprend autant de registres (33A à 33H) qu'il y a d'entrées de données (N0 à N7) dudit multiplexeur, ces registres étant destinés à stocker des signaux binaires provenant d'une entrée commune (34) fournissant des données en série, lesdits registres étant respectivement raccordés aux entrées dudit multiplexeur (M1), tandis que la progression des données dans ces registres est commandée respectivement par les mêmes signaux de commande (C0 à C3; 0 à 3) et leurs compléments qui commandent les aiguillages (1a à 1d) du premier étage dudit multiplexeur (M1).

7.

Compteur synchrone comportant un circuit de multiplexage suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite source de données (S5) comprend autant de compteurs par n (35A à 35H) qu'il y a des entrées dudit multiplexeur (M3), en ce que les entrées de comptage desdits compteurs sont commandées par les mêmes signaux de commande (C0 à C3; 0 à 3) qui commandent les aiguillages (1a à 1d) du premier étage dudit multiplexeur (M3), et en ce que lesdits compteurs par n (35A à 35H) comptent à une distance l'un de l'autre égale à la moitié de la capacité dudit compteur synchrone.