CH641587A5

CH641587A5 - BISTABLE TILTING LEVEL WITH FIXABLE SWITCHING CONDITION.

Info

Publication number: CH641587A5
Application number: CH694678A
Authority: CH
Inventors: Colin W Edwards; Eliyahou Harari
Original assignee: Hughes Aircraft Co
Priority date: 1977-06-27
Filing date: 1978-06-26
Publication date: 1984-02-29
Also published as: HK37082A; GB2000407A; NL7806632A; FR2396457B1; DE2827165B2; GB2000407B; DE2827165A1; IT7850030A0; FR2396457A1; DE2827165C3; IT1105369B; JPS5417655A

Description

Der Erfindung liegt die Aufgabe zugrunde, eine bistabile mindert worden war, zuerst in den leitenden Zustand ge-Kippstufe der eingangs genannten Art so weiterzubilden, dass bracht, der daraufhin bewirkt, dass der andere Transistor mit ein einmal hergestellter Schaltzustand bei Bedarf so fixiert 50 veränderbarer Schwellenspannung nichtleitend wird. Diese werden kann, dass er auch bei Abschalten der Betriebsspan- Wirkung wird noch durch die erhöhte Schwellenspannung nungsquelle erhalten bleibt, die Fixierung aber auch jederzeit dieses anderen FATMOS-Transistors erhöht. The invention is based on the object, a bistable had been reduced, first in the conductive state ge flip-flop of the type mentioned in such a way that brings, which then has the effect that the other transistor with a switching state once established fixed 50 changeable if necessary Threshold voltage becomes non-conductive. These can be that it is still retained by the increased threshold voltage source even when the operating voltage effect is switched off, but the fixation of this other FATMOS transistor is also increased at any time.

wieder aufgehoben werden kann. Statt dessen kann die bistabile Kippstufe auch ständig mit can be canceled again. Instead, the bistable multivibrator can also be used continuously

Diese Aufgabe wird nach der Erfindung dadurch gelöst, der hohen Betriebsspannung betrieben werden. In diesem Fall dass wenigstens einer der über Kreuz geschalteten IGFET s 55 wird die Information in der Kippstufe stets in energieunab-eine durch Erhöhen der Gatespannung über einen vorbe- hängiger Form gespeichert, so dass, wenn die Betriebsspan- According to the invention, this object is achieved by operating the high operating voltage. In this case, that at least one of the cross-connected IGFETs 55, the information in the flip-flop is always stored in an energy-independent manner by increasing the gate voltage via a pre-dependent form, so that when the operating voltage

stimmten Pegel in bezug auf das Potential einer seiner ande- nung abgeschaltet und später wieder hergestellt wird, die ren Elektroden veränderbare Schwellenspannung besitzt, so Kippstufe in einen Zustand zurückkehrt, der den Zustand der dass eine in der Kippstufe in Form eines ihrer stabilen Zu- Kippstufe wiedergibt, welche sie vor dem Abschalten der Bestände gespeicherte Information, die bei Abschalten der Be- 60 triebsspannung hatte. the level of the potential of one of its changes is switched off and later restored, the electrode of which has a variable threshold voltage, so that the flip-flop returns to a state which corresponds to the state of that in the flip-flop in the form of one of its stable flip-flop reproduces what information it had stored before the stocks were switched off, which had when the operating voltage was switched off.

triebsspannung verloren ginge, durch Erhöhen der Betriebs- Bei manchen Anwendungen kann eine solche bistabile drive voltage would be lost, by increasing the operating In some applications, such a bistable

Spannung über den vorbestimmten Pegel fixierbar ist. Kippschaltung aus Gründen, wie sie später im einzelnen er- Voltage can be fixed above the predetermined level. Toggle switch for reasons that will be discussed later in detail

Obwohl bei einer Ausführungsform der Erfindung der läutert werden, einen zu hohen Strombedarf haben. Grundoder die IGFETs mit veränderbarer Schwellenspannung eine sätzlich kann ein hoher Strombedarf auf die Tatsache zurück-potentialfreie Elektrode aufweisen, welche die an den Knoten 65 zuführen sein, dass während des Einschreibens einer energieangeschlossene Elektrode des IGFETs wenigstens teilweise unabhängigen Information, wenn ein hoher Spannungsim-überlappt und von dieser Elektrode durch eine dünne Oxid- puls zugeführt wird, um die Veränderung der Schwellenspan-schicht getrennt ist, die einen dünnen dielektrischen Fleck bil- nung in den Transistoren mit veränderbarer Schwellenspan- Although refined in one embodiment of the invention, the power requirement is too high. Basic or the variable threshold IGFETs in addition, a high current requirement may be due to the fact that the potential-free electrode is to be fed to the node 65, that during the writing of a power-connected electrode of the IGFET, at least partially independent information if a high voltage overlaps and is fed from this electrode by a thin oxide pulse to separate the change in the threshold voltage layer, which forms a thin dielectric spot in the transistors with variable threshold voltage.

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nung zu bewirken, einer dieser Transistoren in einen Zustand mit negativer Schwellenspannung gebracht werden, in welchem Zustand der Transistor selbst dann leitet, wenn an seiner Gate-Elektrode die Vorspannung Null anliegt (Verar-mungs-Betrieb). Ein solcher Zustand kann in weiterer Ausgestaltung der Erfindung dadurch vermieden werden, dass ein zusätzlicher IGFET, dessen Schwellenspannung konstant bleibt, zu jedem Transistor mit veränderbarer Schwellenspannung in Serie geschaltet wird. Infolgedessen wird auch dann, wenn die Schwellenspannung eines der Transistoren mit veränderbarer Schwellenspannung auf einen zum Verarmungs-Betrieb führenden Wert verschoben wird, der diesen Transistor enthaltende Zweig von dem zusätzlichen Transistor mit konstanter Schwellenspannung, der nicht gleichzeitig in den leitenden Zustand gesteuert wird, daran gehindert, zu viel Strom zu ziehen. voltage to cause one of these transistors to be brought into a state with a negative threshold voltage, in which state the transistor conducts even when the bias voltage is zero at its gate electrode (depletion mode). Such a state can be avoided in a further embodiment of the invention in that an additional IGFET, the threshold voltage of which remains constant, is connected in series to each transistor with a variable threshold voltage. As a result, even if the threshold voltage of one of the variable threshold voltage transistors is shifted to a level leading to depletion mode, the branch containing this transistor is prevented from doing so by the additional constant threshold voltage transistor which is not simultaneously turned on to draw too much current.

Eine weitere Ausgestaltung der Erfindung besteht darin, die grundlegende Schaltung einer NOVRAM-Kippstufe dadurch zu vereinfachen, dass ein Transistor mit veränderbarer Schwellenspannung nur in einem seiner beiden Zweige anstatt in beiden Zweigen benutzt wird, um die Energieunabhängigkeit zu erzielen. Another embodiment of the invention is to simplify the basic circuitry of a NOVRAM multivibrator by using a transistor with a variable threshold voltage only in one of its two branches instead of in both branches in order to achieve energy independence.

Die Verwendung von nur einem Transistor mit veränderbarer Schwellenspannung pro NOVRAM-Kippstufe führt zu bedeutend verbesserten Ausbeuten, insbesondere wenn es sich bei dem Transistor um einen FATMOS-Transistor handelt, da die dünne, durchtunnelbare Oxidstelle zwischen der potentialfreien Elektrode und dem Substrat eines FATMOS-Tran-sistors der bedeutendste Faktor ist, der zur Verminderung der Ausbeute führt, insbesondere bei sehr umfangreichen Speicheranordnungen. Bei Anwendung nur eines FATMOS-Transistors pro Kippstufe anstatt von zweien ist die Gesamtfläche der dünnen Oxidschicht, die für eine gegebene Speicheranordnung benötigt wird, halbiert, so dass auch die Wahrscheinlichkeit von Fehlstellen halbiert ist, die ein die Speicheranordnung enthaltendes Chip in seiner Gesamtheit verderben könnte. The use of only one transistor with variable threshold voltage per NOVRAM multivibrator leads to significantly improved yields, especially if the transistor is a FATMOS transistor, since the thin, tunnelable oxide point between the potential-free electrode and the substrate of a FATMOS tran transistor is the most important factor that leads to a reduction in the yield, especially in the case of very large memory arrangements. If only one FATMOS transistor per flip-flop instead of two is used, the total area of the thin oxide layer required for a given memory arrangement is halved, so that the probability of defects that a chip containing the memory arrangement as a whole could spoil is halved .

Eine weitere Ausgestaltung der Erfindung besteht darin, dass bei einer Kippstufe, die von einem FATMOS-Transistor als Transistor mit variabler Schwellenspannung Gebrauch macht, die potentialfreie Elektrode des FATMOS-Transi-stors bis zur Kanalzone des zugeordneten IGFETs des gleichen Zweiges ausdehnt, der in diesem Fall einen zum FATMOS-Transistor entgegengesetzten Leitfähigkeitstyp aufweist. Normalerweise bildet in einer solchen Kippstufe der FATMOS-Transistor das Steuerglied und der IGFET das Lastglied. Bei einer solchen Ausbildung haben sowohl das Lastglied als auch das Steuerglied veränderbare Schwellenspannungen, die bei Vixierung der Information, also Anlegen einer hohen Betriebsspannung, um gleiche Beträge verändert werden. Da der Last- und der Steuer-Transistor von entgegengesetzter Leitfähigkeit sind, tritt eine gegenseitige Verstärkung ein, die der gegenseitigen Verstärkung ähnlich ist, die bei Verwendung eines FATMOS-Transistors in jedem Zweig auftritt. Die Verstärkung wird jedoch hier durch Verwendung nur einer einzigen dünnen, durchtunnelbaren Oxidstelle erreicht. Daher werden auf diese Weise die vorteilhaften Betriebseigenschaften der grundlegenden Kippstufe mit zwei FATMOS-Transistoren erzielt, jedoch wird zugleich eine bedeutend höhere Ausbeute erreicht, weil pro Kippstufe nur eine einzige durchtunnelbare Oxidstelle benötigt wird. A further embodiment of the invention consists in the fact that, in the case of a multivibrator that uses a FATMOS transistor as a transistor with a variable threshold voltage, the potential-free electrode of the FATMOS transistor extends up to the channel zone of the associated IGFET of the same branch that is in this Case has a conductivity type opposite to the FATMOS transistor. In such a flip-flop, the FATMOS transistor normally forms the control element and the IGFET the load element. With such a design, both the load element and the control element have variable threshold voltages, which are changed by the same amount when the information is fixed, ie when a high operating voltage is applied. Since the load and control transistors are of opposite conductivity, a mutual gain occurs that is similar to the mutual gain that occurs when a FATMOS transistor is used in each branch. However, the reinforcement is achieved here by using only a single thin, tunnelable oxide site. Therefore, the advantageous operating characteristics of the basic flip-flop are achieved with two FATMOS transistors, but at the same time a significantly higher yield is achieved because only a single tunnelable oxide point is required per flip-flop.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher beschrieben und erläutert. Es zeigen The invention is described and explained in more detail below with reference to the exemplary embodiments shown in the drawing. Show it

Fig. la und lb die Schaltbilder zweier alternativer Ausführungsformen von Kippstufen nach der Erfindung, die FATMOS-Transistoren als Steuer- bzw. Lastglieder enthalten, La and lb the circuit diagrams of two alternative embodiments of flip-flops according to the invention, which contain FATMOS transistors as control or load elements,

Fig. 2 und 2a eine Draufsicht und einen Querschnitt durch einen FATMOS-Transistor, wie er in den Kippstufen nach den Fig. la und lb verwendet wird, 2 and 2a is a plan view and a cross section through a FATMOS transistor, as used in the flip-flops of FIGS. La and lb,

Fig. 3 das Symbol, wie es hier zur Darstellung eines FAT-5 MOS-Transistors nach den Fig. 2 und 2a verwendet wird, Fig. 4 und 4a eine Draufsicht auf und einen Querschnitt durch einen Abschnitt eines Halbleiter-Chips, der die Kippstufe nach Fig. la enthält, 3 shows the symbol as used here to represent a FAT-5 MOS transistor according to FIGS. 2 and 2a, FIGS. 4 and 4a show a top view and a cross section through a section of a semiconductor chip which forms the flip-flop according to Fig. la contains

Fig. 5 das Zeitdiagramm von Spannungen, welche an die io beiden Zweige der Kippstufen nach den Fig. la und lb für eine energieabhängige und energieunabhängige Speicherung angelegt werden, 5 shows the time diagram of voltages which are applied to the two branches of the flip-flops according to FIGS. 1 a and 1 b for energy-dependent and energy-independent storage,

Fig. 6 und 7 Schaltbilder von Kippstufen, die den Kippstufen nach den Fig. la und lb ähnlich sind, bei denen jedoch 15 den FATMOS-Transistoren jeweils ein IGFET zur Strombegrenzung in Serie geschaltet ist, 6 and 7 circuit diagrams of flip-flops which are similar to the flip-flops according to FIGS. 1 a and 1 b, but in which, however, one IGFET is connected in series to the FATMOS transistors for current limitation,

Fig. 8 das Schaltbild einer NOVRAM-Kippstufe, bei der jedoch ausschliesslich von Transistoren mit N-Kanal Gebrauch gemacht wird, 8 shows the circuit diagram of a NOVRAM multivibrator, in which, however, only transistors with an N-channel are used,

20 Fig. 9 das Schaltbild einer weiteren NOVRAM-Kipp-stufe, die nur von Bauelementen mit N-Kanal Gebrauch macht, FIG. 9 shows the circuit diagram of a further NOVRAM tilting stage which only makes use of components with an N channel,

Fig. 10 eine dritte Ausführungsform einer NOVRAM-Kippstufe nach der Erfindung in N-Kanalbauweise, bei wel-25 eher die beiden Lastglieder von Widerständen anstatt von IGFETs gebildet werden, 10 shows a third embodiment of a NOVRAM multivibrator according to the invention in an N-channel construction, in which the two load elements are formed by resistors instead of IGFETs,

Fig. 11, IIa, 12,12a, 13 und 13a Draufsichten auf und Querschnitte durch jeweils einen Abschnitt eines Halbleiter-Chips, die drei verschiedene Möglichkeiten zur zusätzlichen 30 Anordnung eines IGFETs in Serie zu einem FATMOS-Transistor veranschaulichen, 11, IIa, 12, 12a, 13 and 13a top views and cross sections through a section of a semiconductor chip in each case, which illustrate three different possibilities for the additional arrangement of an IGFET in series with a FATMOS transistor,

Fig. 14 das Schaltbild einer bistabilen Kippstufe, die der in Fig. la dargestellten Kippstufe ähnlich ist, die jedoch an Stelle von Transistoren Widerstände als Lastglieder aufweist, 35 Fig. 15 das Schaltbild einer verbesserten Ausführungsform einer NOVRAM-Kippstufe, bei der nur einer der Steuer-IGFETs eine veränderbare Schwellenspannung aufweist, Fig. 16 das Schaltbild einer Kippstufe, die der Kippstufe nach Fig. 15 ähnlich ist, bei der jedoch dem einzigen Transi-40 stor mit variabler Schwellenspannung ein IGFET zur Strombegrenzung in Serie geschaltet ist, 14 shows the circuit diagram of a bistable multivibrator which is similar to the multivibrator shown in FIG. 1 a, but which has resistors as load elements instead of transistors, FIG. 15 shows the circuit diagram of an improved embodiment of a NOVRAM multivibrator in which only one of the 16 shows the circuit diagram of a flip-flop, which is similar to the flip-flop of FIG. 15, but in which the only Transi-40 stor with variable threshold voltage, an IGFET for current limitation is connected in series,

Fig. 17 das Schaltbild einer NOVRAM-Kippstufe ähnlich Fig. lb, bei der jedoch nur einer der Last-IGFETs eine variable Schwellenspannung aufweist, 17 shows the circuit diagram of a NOVRAM multivibrator similar to FIG. 1b, but in which only one of the load IGFETs has a variable threshold voltage,

45 Fig. 18 das Schaltbild einer NOVRAM-Kippstufe, die der Kippstufe nach Fig. 17 ähnlich ist, bei der jedoch dem einzigen Transistor mit veränderbarer Schwellenspannung ein IG-FET-Transistor zur Strombegrenzung in Serie geschaltet ist, Fig. 19 das Schaltbild einer NOVRAM-Kippstufe nach so Fig. 15 ähnlich ist, bei der jedoch die potentialfreie Elektrode des Transistors mit variabler Schwellenspannung sich bis zur Kanalzone des zu diesem Transistor in Serie geschalteten IGFETs erstreckt, so dass hier der gleiche Zweig zwei Transistoren mit variabler Schwellenspannung enthält, 45 shows the circuit diagram of a NOVRAM multivibrator, which is similar to the multivibrator according to FIG. 17, but in which an IG-FET transistor for current limitation is connected in series to the only transistor with variable threshold voltage, FIG. 19 shows the circuit diagram of a NOVRAM 15 is similar, but in which the potential-free electrode of the transistor with variable threshold voltage extends to the channel zone of the IGFET connected in series with this transistor, so that here the same branch contains two transistors with variable threshold voltage,

55 Fig. 20 und 20a eine Draufsicht auf und einen Querschnitt durch einen Abschnitt eines Halbleiter-Chips, in dem sich eine Anordnung aus einem FATMOS-Transistor und einem benachbarten IGFET befindet, bei der sich die potentialfreie Elektrode des FATMOS-Transistors bis in die Kanalzone des 60 benachbarten IGFETs erstreckt und die zur Verwirklichung der Kippstufe nach Fig. 19 geeignet ist und 20 and 20a are a top view and a cross section through a section of a semiconductor chip in which there is an arrangement of a FATMOS transistor and an adjacent IGFET, in which the potential-free electrode of the FATMOS transistor is located into the channel zone of the 60 adjacent IGFETs and which is suitable for realizing the flip-flop of FIG. 19 and

Fig. 21 das Schaltbild einer NOVRAM-Kippstufe, die der Kippstufe nach Fig. 19 ähnlich ist, bei der jedoch zu dem FATMOS-Steuertransistor und dem zugeordneten Last-IG-65 FET ein weiterer IGFET zur Strombegrenzung in Serie geschaltet ist. FIG. 21 shows the circuit diagram of a NOVRAM multivibrator, which is similar to the multivibrator according to FIG. 19, but in which a further IGFET for current limitation is connected in series with the FATMOS control transistor and the associated load IG-65 FET.

Bevor die in Fig. la dargestellte Kippstufe beschrieben wird, soll eine Art eines Transistors mit variabler Schwellen- Before the flip-flop shown in Fig. La is described, a type of transistor with variable threshold

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Spannung beschrieben werden, die für die Verwendung in den Ansammlung einer aus Elektronen bestehenden Inversions- Voltage described for use in the accumulation of an electron inversion

erfindungsgemässen Kippstufen bevorzugt wird, Eine Aus- Schicht induziert, durch welche die Anordnung in den leiten- tilting stages according to the invention is preferred, an off-layer induced by which the arrangement in the conductive

führungsform eines solchen bevorzugten Transistors mit va- den Zustand gebracht wird, weil ein Pfad mit geringem elek- embodiment of such a preferred transistor is brought into a vad state because a path with a low electrical

riabler Schwellenspannung ist in der Draufsicht und im Quer- trischem Widerstand zwischen der Source-Zone und der schnitt in den Fig. 2 und 2a dargestellt, während Fig. 3 das s Drain-Zone der Anordnung geschaffen wird. Riable threshold voltage is shown in the top view and in the transverse resistance between the source zone and the section in FIGS. 2 and 2a, while FIG. 3 creates the drain zone of the arrangement.

Symbol eines solchen Transistors wiedergibt. Der Transistor In der zweiten Betriebsart wird eine bedeutend höhere ist in einem Siliciumabschnitt 21 vom P-Typ gebildet, der bei Spannung mit einem typischen Wert von +15 bis + 25 V an einer CMOS-Schaltung normalerweise selbst ein Teil eines die Gate-Elektrode 31 angelegt. Diese Spannung ist ausrei- Symbol of such a transistor represents. The transistor In the second mode of operation, a significantly higher one is formed in a P-type silicon section 21, which at voltage with a typical value of +15 to + 25 V on a CMOS circuit normally is itself part of the gate electrode 31 created. This tension is sufficient

grösseren Substrats aus Silicium vom N-Typ ist. Solch ein chend, um ein Durchtunneln der dünnen Oxidschicht 37 zwi- Larger N-type silicon substrate. Such a sufficient to prevent tunneling through the thin oxide layer 37 between

Abschnitt vom P-Typ wird in der Technik häufig als P-Mulde io sehen dem Substrat 21 und der potentialfreien Elektrode 33 P-type portion is often seen in the art as a P well io the substrate 21 and the floating electrode 33

bezeichnet. An der Oberfläche der P-Mulde 21 sind im Ab- zu erzwingen. Während dieses kurzen Vorganges fliessen der stand voneinander eine Source-Zone 23 und eine Drain-Zone potentialfreien Elektrode 33 über die dünne Oxidschicht 37 designated. On the surface of the P well 21 must be forced down. During this short process, a source zone 23 and a drain zone of potential-free electrode 33 flow from one another over the thin oxide layer 37

25 gebildet worden, die von entgegengesetzter Leitfähigkeit Ladungen zu, die sich schnell über die ganze potentialfreie sind und zwischen denen die Kanalzone 24 existiert, durch Elektrode verteilen, weil diese einen guten Leiter bildet. Ty- 25 have been formed, which distribute charges of opposite conductivity, which are rapidly distributed over the entire potential-free area and between which the channel zone 24 exists, by means of an electrode, because this forms a good conductor. Ty-

welche hindurch eine Stromleitung zwischen Source- und 15 pisch ist die Herstellung der potentialfreien Elektrode 33 aus which is a power line between the source and 15 pisch the manufacture of the floating electrode 33 from

Drain-Zone wahlweise herstellbar ist. Eine schützende Iso- dotiertem, polykristallinem Silicium, während die Gate-Elek- Drain zone can be optionally manufactured. A protective isodoped, polycrystalline silicon, while the gate elec-

lierschicht 26 bedeckt die gesamte, Source- und Drain-Zone trode 31 gewöhnlich aus Metall besteht, obwohl auch diese umfassende Anordnung. Die Isolierschicht 26 besteht vor- aus dotiertem polykristallinem Silicium bestehen könnte. Die zugsweise aus einem zweilagigen Oxid/Nitrid-Verbund, kann auf diese Weise auf die potentialfreie Elektrode 33 aufge- Mating layer 26 covers the entire, source and drain zone trode 31 is usually made of metal, although this comprehensive arrangement. The insulating layer 26 consists of doped polycrystalline silicon. The preferably made of a two-layer oxide / nitride composite can be applied to the potential-free electrode 33 in this way.

aber auch anders aufgebaut sein. Die Source- und Drain-Zo- 20 brachten Ladungen werden dort für extrem lange Zeiten fest- but also be constructed differently. The source and drain zoom charges are held there for extremely long times.

nen sind durch metallische Kontakte 27 und 29, welche sich gehalten, weil es keinen Weg gibt, auf dem sie entweichen durch die Isolierschicht 26 nach aussen erstrecken, mit ande- könnten, denn es ist die potentialfreie Elektrode 33 von der ren Schaltungselementen verbindbar. dielektrischen Isolierschicht 26 vollkommen umgeben. Die NEN are through metallic contacts 27 and 29, which are held because there is no way in which they escape through the insulating layer 26 to the outside, with others, because it is the potential-free electrode 33 of the ren circuit elements connectable. dielectric insulating layer 26 completely surrounded. The

Über der Isolierschicht 26 befindet sich eine metallische auf der potentialfreien Elektrode 33 angesammelten Elektro-Gate-Elektrode 31, welche die gesamte Kanalzone 24 über- 25 nen haben während folgender Operationen die Wirkung einer deckt und deren Funktion darin besteht, die Kanalzone 24 Veränderung der Schwellenspannung, denn diese Elektronen leitend zu machen, indem sie, wenn sie an eine positive Be- werden Elektronen von der Oberfläche des Substrats in der triebsspannung angelegt ist, eine Elektronenschicht anzieht. Kanalzone 24 zurückstossen und dadurch die zum Einschal-Zwischen der Gate-Elektrode 31 und der Oberfläche der P- ten des Transistors erforderliche Schwellenspannung erhö-Mulde 21 befindet sich eine weitere Elektrode 33, die von al- 30 hen. Um die Anordnung in den ursprünglichen Zustand zu-len anderen Elementen durch die Isolierschicht 26 vollständig rückzubringen, müssen die gefangenen Ladungen von der po-elektrisch isoliert ist und die aus diesem Grund als «potential- tentialfreien Elektrode 33 entfernt werden, indem zwischen freie Elektrode» bezeichnet wird. Ein ausgewählter Abschnitt. die Gate-Elektrode 31 und das Substrat 21 eine Spannung an-35 der potentialfreien Elektrode 33 ist an die Oberfläche des gelegt wird, welche den gleichen Betrag, aber das entgegenge-Substrats stärker angenähert, so dass die Dicke der Oxid- 35 setzte Vorzeichen derjenigen Spannung aufweist die zum Ein-schicht zwischen der potentialfreien Elektrode und dem Sub- fangen der Ladungen benutzt wurde. Auf diese Weise wird erstrat an dieser Stelle bedeutend vermindert ist. Diese Stelle 37 reicht, dass die zuvor eingefangenen Ladungen von der poten-wird als die dünne, durchtunnelbare Oxidschicht bezeichnet, tialfreien Elektrode 33 abfliessen, indem sie die dünne Oxidweil sie die potentialfreie Elektrode 33 genügend dicht an das Schicht 37 wieder durchtunneln. Above the insulating layer 26 there is a metallic electro-gate electrode 31 accumulated on the potential-free electrode 33, which have covered the entire channel zone 24 during the following operations and which acts as one and whose function is to change the threshold voltage in the channel zone 24 , because to make these electrons conductive by attracting an electron layer when they are applied to the positive in the electrons from the surface of the substrate in the driving voltage. Repel channel zone 24 and thereby increase the threshold voltage required to switch on the gate electrode 31 and the surface of the Pth of the transistor 21, there is a further electrode 33 which is from 30 years old. In order to completely bring the arrangement back to the original state to other elements through the insulating layer 26, the trapped charges must be isolated from the po-electrically and for this reason they have to be removed as a “potential-free electrode 33 by separating between free electrodes”. referred to as. A selected section. the gate electrode 31 and the substrate 21 a voltage at-35 of the potential-free electrode 33 is applied to the surface of the which is the same amount but the opposite substrate more closely approximated so that the thickness of the oxide-35 sign of those Has a voltage that was used to coat the potential-free electrode and the charge. In this way it is significantly reduced at this point. This point 37 suffices for the previously captured charges to flow away from the potential-free electrode 33, which is referred to as the thin, tunnelable oxide layer, by tunneling the thin oxide back through the potential-free electrode 33 sufficiently close to the layer 37.

Silicium-Substrat heranbringt, um die Anwendung des T un- 40 Der Abschnitt 35 der potentialfreien Elektrode 33, der neleffektes als Leitungsmechanismus zur Übertragung von von dem Substrat durch die dünne Oxidschicht 37 getrennt The portion 35 of the floating electrode 33, the neleffektes as a conduction mechanism for the transfer of separated from the substrate by the thin oxide layer 37

Ladungen zwischen der potentialfreien Elektrode 33 und dem ist, nimmt einen bedeutend kleineren Bereich ein als die ge- Charges between the potential-free electrode 33 and that, occupies a significantly smaller area than the

Halbleiterkörper, insbesondere im Bereich von dessen Drain- samte Elektrode. Hierin liegt ein bedeutender Vorteil gegen- Semiconductor body, in particular in the area of its entire drain electrode. This has a significant advantage over

zone 25, zu ermöglichen. über bisherigen Transistoren mit variabler Schwellenspan- zone 25. over previous transistors with variable threshold voltage

Wenn die in den Fig. 2 und 2a dargestellte Anordnung mit « nung, die von einer potentialfreien Elektrode Gebrauch variabler Schwellenspannung Teil einer nur mit N-Kanälen machten, denn es ist die Grösse der Fläche der dünnen Oxidarbeitenden Anordnung wäre, so versteht es sich, dass sie un- Schicht 37 reduziert, die kleinste Fehlstellen aufweisen kann, mittelbar in einem Substrat mit P-Leitfähigkeit angeordnet die ihrerseits ein Versagen der gesamten Anordnung zur sein könnte und dass die Ausführungen, die sich vorstehend Folge haben können. Bei der in den Fig. 2 und 2a dargestell-auf eine P-Mulde beziehen, unmittelbar für das Substrat mit so ten Ausführungsform erstreckt sich die durchtunnelbare P-Leitfähigkeit gelten würde. Ebenso könnte es wünschens- dünne Oxidschicht 37 über den Übergang zwischen Drainwert sein, den Transistor mit veränderbarer Schwellenspan- zone und Substrat bis über die Kanalzone 24. Sie kann statt nung nach den Fig. 2 und 2a als Bauelement mit P-Kanal aus- dessen auch vollständig über der Drainzone 25 angeordnet zubilden, in welchem Fall er unmittelbar in einem Halbleiter- sein, und es wird tatsächlich diese Anordnung für die dünne Substrat mit N-Leitfähigkeit gebildet werden könnte. 55 Oxidschicht 37 bevorzugt, wie es Fig. 4 zeigt. If the arrangement shown in FIGS. 2 and 2a, which made use of a floating electrode using a variable threshold voltage, were part of an arrangement with only N channels, since it would be the size of the area of the thin oxide-working arrangement, it is understood that that it reduces un-layer 37, which may have the smallest imperfections, is arranged indirectly in a substrate with P-conductivity, which in turn could be a failure of the entire arrangement, and that the explanations which may result as a result. In the case shown in FIGS. 2 and 2a, refer to a P well, the tunnelable P conductivity would apply directly to the substrate with so th embodiment. It could also be a thin oxide layer 37 via the transition between the drain value, the transistor with a variable threshold voltage zone and the substrate as far as the channel zone 24. Instead of the one according to FIGS. 2 and 2a, it can also be a component with a P channel also arranged completely above the drain zone 25, in which case it would be directly in a semiconductor, and this arrangement could actually be formed for the thin substrate with N conductivity. 55 oxide layer 37 is preferred, as shown in FIG. 4.

Der Transistor nach den Fig. 2 und 2a kann in zwei Be- Anders ausgedrückt, können zur Herstellung von NOV-triebsarten verwendet werden. Bei Normalbetrieb sind seine RAM-Kippstufen nach der Erfindung FATMOS-Transisto-Source- und Drain-Zonen 23 bzw. 25 so mit einer äusseren ren als Elemente mit veränderbarer Schwellenspannung beSchaltung verbunden, dass die eine Zone positiv gegenüber nutzt werden. Wenn solche Transistoren eingesetzt werden, der anderen ist. Die Gate-Elektrode 31 wird auf einem der 60 müssen die durchtunnelbaren dünnen Oxidschichten 37 sich beiden Potentiale gehalten. Auf dem ersten Potential, das ei- entweder unmittelbar über den Drainzonen 25 oder teilweise nen Wert von 0 V gegenüber dem Substrat 21 aufweisen kann, über der Drainzone 25 und der Kanalzone 24 befinden. Ein hat die Gate-Elektrode keine Wirkung auf die Leitfähigkeit typischer Wert für die Dicke der durchtunnelbaren Oxid-der Anordnung, so dass die Anordnung in diesem Zustand schicht 37 liegt im Bereich zwischen 2 und 10 nm. Die Grösse nichtleitend ist. Wenn es gewünscht ist, die Anordnung einzu-65 ihrer Fläche sollt so klein wie möglich sein, um die Wirkun-schalten, muss eine positivere Spannung, die einen typischen gen kleinster Fehlstellen so weit wie möglich zu vermindern. Wert zwischen + 5 und + 10 V haben kann, an die Gate-Elek- Fig. 3 zeigt das Symbol, das zur Darstellung von FAT-trode 31 angelegt werden, die dann in der Kanalzone 24 die MOS-Transistoren mit veränderbarer Schwellenspannung ge 2 and 2a can be used in two ways. In other words, can be used to manufacture NOV modes. In normal operation, its RAM flip-flops according to the invention FATMOS transistor source and drain zones 23 and 25 are connected to an outer circuit as elements with variable threshold voltage in such a way that the one zone is used positively. If such transistors are used, the other one is. The gate electrode 31 is held on one of the 60, the tunnelable thin oxide layers 37 both potentials. Are at the first potential, which can be either directly above the drain zones 25 or partially have a value of 0 V with respect to the substrate 21, above the drain zone 25 and the channel zone 24. The gate electrode has no effect on the conductivity typical value for the thickness of the tunnelable oxide arrangement, so that the arrangement in this state layer 37 lies in the range between 2 and 10 nm. The size is non-conductive. If it is desired that the arrangement of its surface should be as small as possible in order to switch the effects, a more positive voltage must be used to reduce the typical minor defects as much as possible. 3 shows the symbol that is applied to represent FAT trode 31, which is then in channel zone 24, the MOS transistors with variable threshold voltage

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mäss den Fig. 2 und 2a gewählt worden ist. Das Symbol ver- gesenkt werden. Es sind auch beide Massnahmen gleich zeitig anschaulicht die Source-Zone 23 und die Drainzone 25, die möglich. Für den Zweck der Beschreibung wird angenom-dünne Oxidschicht 37 nahe der Drainzone 25, die potential- men, dass die gesamte Spannungsänderung durch Erhöhen freie Elektrode 35, welche sich über die Kanalzone 24 er- der Spannung VDD erfolgt. Beispielsweise hat ein Spannungs- 2 and 2a has been chosen. The icon will be lowered. Both measures are simultaneously illustrated, the source zone 23 and the drain zone 25, which are possible. For the purpose of the description, an acceptably thin oxide layer 37 near the drain zone 25 has the potential that the entire voltage change by increasing free electrode 35, which occurs over the channel zone 24 of the voltage VDD. For example, a voltage

streckt, und die Gate-Elektrode 31, die wenigstens einen Teil s impuls von + 20 V Höhe und einer Dauer von 10 |is eine Ver-der potentialfreien Elektrode 35 überdeckt. Schiebung der Schwellenspannung um 2 bis 3 V zur Folge. stretches, and the gate electrode 31, which covers at least a portion of the pulse of + 20 V height and a duration of 10 | is a ver of the potential-free electrode 35. The voltage in the threshold is shifted by 2 to 3 V.

Nunmehr wird anhand von Fig. la der Aufbau einer Wenn die Spannung VDD von +10 V auf + 20 V erhöht wird, Now, the structure of a If the voltage VDD is increased from +10 V to + 20 V,

Kippstufe nach der Erfindung sowie unter Bezugnahme auf wie es in Fig. 5 zwischen den Zeiten t] und t2 dargestellt ist, das Diagramm nach Fig. 5 deren Wirkungsweise beschrieben, behalten die Knoten N, und N2 ihren bisherigen logischen Die Kippstufe umfasst zwei Transistoren Q2 und Q4, bei de- i0 Zustand, weil der eine Knoten auf der Spannung Vss ver-nen es sich um FATMOS-Transistoren handeln kann und die bleibt und der andere auf + 20 V ansteigt. Da beide Spannun-auch durch die Symbole von FATMOS-Transistoren darge- gen über Kreuz an die Gate-Elektroden der FATMOS-Transtellt sind. Es versteht sich jedoch, dass die Erfindung auch sistoren Q2 und 4 angelegt sind, ist erkennbar, dass das Tununter Verwendung von anderen Transistoren mit veränderba- nelfeld in einem dieser Transistoren die gleiche Grösse, jedoch rer Schwellenspannung verwirklicht werden kann. Bei der 15 die entgegengesetzte Richtung zum Tunnelfeld im anderen dargestellten Kippstufe haben die beiden FATMOS-T ran- Transistor aufweist. Wenn beispielsweise angenommen wird, sistoren Q2 und 4 die gleiche Schwellenspannung VT wie die dass zu Beginn des Fixierungsvorganges Q4 leitend und Q2 ge-beiden Last-Transistoren Qi und Q3, die feste Schwellenspan- sperrt war, dann bleibt während des Fixierungsvorganges der nungen aufweisen. Der Zustand der Kippstufe wird so einge- Knoten N2 auf der Spannung Vss, während der Knoten N, stellt, dass entweder eine binäre «1» oder eine binäre «0» ge- 20 wie die Spannung VDD von +10 V auf + 20 V angehoben speichert wird, indem die beiden Wortleitungs-Transistoren wird. Infolgedessen steigt die Gate-Drain-Spannung des Q5 und Q6 vorbereitet und die Bit- und Bit-Leitungen 13 bzw. Transistors Q4 auf + 20 V an, während die Gate-Drain-Span-15 auf I und 0 oder auf 0 und 1 gebracht werden. Es sei ange- nung des Transistors Q2 ebenfalls erhöht wird, jedoch von nommen, dass eine logische «0» auf einer der Leitungen 13 —10 V auf — 20 V. Daher wird, wenn die Schwellenspannung und 15 vorliegt, wenn diese Leitung den Spannungspegel Vss 25 eines der beiden Transistoren Q2 oder Q4 um beispielsweise 2 führt, wogegen der Pegel eine logischen «1» vorliegt, wenn die V angehoben worden ist, die Schwellenspannung des anderen Leitung die Spannung VDD führt. Die Spannung Vss ent- der beiden Transistoren um etwa den gleichen Betrag vermin spricht dem Potential, das an den Sourcezonen der Steuer- dert, so dass die beiden Verschiebungen der Schwellenspan-Transistoren Q2 und Q4 angelegt ist und eine typischen Wert nungen sich gegenseitig verstärken. Es ist wichtig zu bemer-von 0 V hat, wogegen das Potential VDD an die Sourcezonen 30 ken, dass ausschliesslich der Zustand der Kippstufe zu der der Last-Transistoren Qi und Q3 angelegt wird und einen ty- Zeit, zu der VDD für die Fixierung oder energieunabhängige pischen Wert von + 5 oder +10 V hat. Die an die beiden Speicherung erhöht wird, dafür bestimmend ist, bei welchem The flip-flop according to the invention and with reference to how the diagram according to FIG. 5 describes its mode of operation, as shown in FIG. 5 between times t] and t2, the nodes N and N2 retain their previous logic. The flip-flop comprises two transistors Q2 and Q4, in the i0 state, because one of the nodes on the voltage Vss can be FATMOS transistors and remains and the other rises to + 20 V. Since both voltages - also indicated by the symbols of FATMOS transistors - are crossed over to the gate electrodes of the FATMOS transistor. It goes without saying, however, that the invention also has transistors Q2 and 4, it can be seen that the tuning using other transistors with a variable field in one of these transistors can have the same size, but with a threshold voltage. At 15 the opposite direction to the tunnel field in the flip-flop shown in the other, the two FATMOS-T have transistor transistors. For example, if it is assumed that transistors Q2 and 4 have the same threshold voltage VT as that which at the beginning of the fixing process Q4 was conducting and Q2 had both load transistors Qi and Q3 which had fixed threshold voltages, then the voltage remains during the fixing process. The state of the flip-flop is set in such a way that node N2 on the voltage Vss, while node N, represents either a binary “1” or a binary “0” like the voltage VDD from +10 V to + 20 V is raised by the two word line transistors. As a result, the gate-drain voltage of Q5 and Q6 prepares and the bit and bit lines 13 and transistor Q4 rise to + 20 V, while the gate-drain span-15 rises to I and 0 or to 0 and 1 to be brought. It is also assumed that transistor Q2 is also increased, but assumes that a logic “0” on one of the lines becomes 13-10 V to -20 V. Therefore, when the threshold voltage is present and 15, when this line is at the voltage level Vss 25 leads one of the two transistors Q2 or Q4 by, for example, 2, whereas the level is a logic “1” when the V has been raised, the threshold voltage of the other line carries the voltage VDD. The voltage Vss between the two transistors is reduced by approximately the same amount and speaks to the potential that changes at the source zones of the controller, so that the two displacements of the threshold voltage transistors Q2 and Q4 are applied and typical values reinforce one another. It is important to note that 0 V, whereas the potential VDD has at the source zones 30, that only the state of the trigger circuit at which the load transistors Qi and Q3 are applied and a ty time at which VDD for the fixation or has an energy-independent voltage value of + 5 or +10 V. Which is increased to the two storage, is decisive for which one

Zweige der Kippstufe angelegte Spannung VDD - Vss wird auf der Transistoren Q2 und Q4 eine positive Veränderung der einem Pegel gehalten, der für eine energieabhängige Speiche- Schwellenspannung und bei welchem eine negative Verschie-rung ausreichend, jedoch kleiner ist als der Wert, der erforder- 35 bung der Schwellenspannung stattfindet. Bei dem gerade an-lich ist, um einen Tunneleffekt in den Transistoren Q2 und Q4 genommenen Fall ist es selbstverständlich der Transistor Q4, hervorzurufen. Wenn demnach beispielsweise angenommen der unmittelbar vor Beginn des Fixierungsschrittes leitend wird, dass irgendwann zwischen den Zeiten t0 und t! (Fig. 5) war, dessen Schwellenspannung erhöht wird. Weiterhin ist es auf der Bit-Leitung 15 eine logische 0 und auf der Bit-Leitung bei der NOVRAM-Kippstufe nicht erforderlich, dass Impulse 13 eine logische 1 zugeführt wird, dann bringt die resultie- to hoher Spannung mit beiden Polaritäten zugeführt werden, rende Spannung VDD am Knoten Nj den Transistor Q4 in den Die Spannungsdifferenzen von + 20 V und — 20 V, die innerleitenden Zustand, der seinerseits den anderen Steuer-Transi- halb der Kippstufe benötigt werden, werden von einer einzi-stor Q2 sperrt. Wegen der Verbindungen zwischen ihren Gate- gen + 20 V Speisespannung durch die Kreuzkopplung abge-Elektroden sind die Transistoren Qi und Q3 entsprechend leit- leitet, welche die benötigten Feld-Polaritäten an den durch- Branches of the flip-flop voltage VDD - Vss is kept on the transistors Q2 and Q4 a positive change of a level which is sufficient for an energy-dependent memory-threshold voltage and at which a negative displacement is, however, smaller than the value which requires 35 exercise of the threshold voltage takes place. In the case just now, to take a tunnel effect in the transistors Q2 and Q4, it is of course the transistor Q4. If, for example, it is assumed that immediately before the fixing step begins, that sometime between times t0 and t! (Fig. 5), the threshold voltage is increased. Furthermore, a logical 0 is required on the bit line 15 and a logic 1 is not required on the bit line in the NOVRAM flip-flop, then the resulting high voltage is supplied with both polarities Voltage VDD at node Nj transistor Q4 in the voltage differences of + 20 V and - 20 V, the intrinsically conductive state, which in turn is required for the other control transistors of the multivibrator, are blocked by a single stor Q2. Because of the connections between their gates + 20 V supply voltage through the cross coupling electrodes, the transistors Qi and Q3 are correspondingly conductive, which the required field polarities at the through

end und nichtleitend. Als Ergebnis ist in diesem Ruhezustand 45 tunnelbaren dünnen Oxidschichten wiederspiegelt. end and non-conductive. As a result, 45 tunnelable thin oxide layers are reflected in this idle state.

keiner der Zweige der Kippstufe leitend. Um die in der Kipp- Die Veränderung der Schwellenspannungen der FAT-stufe gespeicherte Information abzufragen, wird die Wortlei- MOS-Transistoren Q2 und Q4 bleibt bei Raumtemperatur tung 11 so angesteuert, dass die Wort-Transistoren Q5 und Q6 mehrere Jahre bestehen, kann jedoch durch Anlegen eines fol-leitend werden, so dass die Spannungspegel an den Knoten genden Impulses in der Grössenordnung von 20 V für etwa Nj und N2 über diese Transistoren abgetastet werden können, so 10 jas an die VDD-Leitung wieder rückgängig gemacht werden. Der Zustand der Kippstufe kann nach Bedarf geändert wer- Am Ende des Fixierungs-Impulses kann die Spannung auf den, indem ein anderer Satz logischer Zustandssignale auf die der VDD-Leitung abgeschaltet werden, wie es Fig. 5 zwischen Bit-Leitungen 13 und 15 gegeben wird. Da diese Signale auf den Zeiten t2 und t3 zeigt. Wenn die Spannung dann wieder einem Pegel liegen, der nicht ausreichend ist, um eine perma- eingeschaltet wird, nimmt die Kippstufe automatisch den nente Änderung der Schwellenspannung in den FATMOS- 55 Schaltzustand wieder an, der durch die Differenz zwischen Transistoren Q2 und Q4 hervorzurufen, nämlich normaler- den Schwellenspannungen bestimmt ist, der durch die Verweise nicht mehr als 10 V beträgt, bleibt der Zustand der Schiebung der Schwellenspannungen während des Fixierungs-Schwellenspannungen der Transistoren Q2 und Q4 unver- Vorgangs erzeugt worden ist. none of the branches of the flip-flop conductive. In order to query the information stored in the flip-flop, the change in the threshold voltages of the FAT stage, the word line MOS transistors Q2 and Q4 remain controlled at room temperature 11 so that the word transistors Q5 and Q6 can last for several years, however by applying a fol-so that the voltage levels at the node-giving pulse in the order of 20 V for about Nj and N2 can be sampled via these transistors, so 10 jas to the VDD line can be undone again. The state of the flip-flop can be changed as required. At the end of the fixation pulse, the voltage can be switched off by switching another set of logic state signals to that of the VDD line, as is shown in FIG. 5 between bit lines 13 and 15 becomes. Because this shows signals at times t2 and t3. If the voltage is then again at a level which is not sufficient to switch a perma on, the trigger circuit automatically resumes the nent change in the threshold voltage into the FATMOS-55 switching state, which is caused by the difference between transistors Q2 and Q4, namely, more normal threshold voltages is determined, which by reference is not more than 10 V, the state of shifting the threshold voltages remains generated during the fixing threshold voltages of the transistors Q2 and Q4.

ändert. Die vorausgegangene Beschreibung der Arbeitsweise lässt changes. The previous description of the method of operation leaves

Wenn die Informationen an den Knoten Ni und N2 der 60 erkennen, dass die Kippstufe nach Fig. la beim erneuten An-Kippstufe in energieunabhängiger Form dauernd gespeichert legen einer Spannung einen Schaltzustand annehmen wird, werden soll, wird die Spannung VDD - Vss an den beiden der stets zu dem Zustand entgegengesetzt ist, der vor dem An If the information at the nodes Ni and N2 of FIG. 60 recognize that the flip-flop according to FIG. 1 a, when the flip-flop is switched on again in an energy-independent form, is to switch to a voltage, the voltage VDD - Vss at the two will be which is always opposite to the state that existed before the on

Zweigen der NOVRAM-Kippstufe auf einen zweiten Wert legen der hohen Spannung, also vor der Fixierung bestand, angehoben, der so gross ist, dass eine Durchtunnelung der Wenn also ursprünglich Q4 leitend war, wie es oben angenom-dünnen Oxidschicht der FATMOS-Steuer-Transistoren Q2 65 men wurde, dann bleibt dieser Transistor beim Einschalten und Q4 stattfindet, wodurch eine Änderung von deren der Spannung, die zur Zeit t3 in Fig. 5 anzusteigen beginnt Set the branches of the NOVRAM flip-flop to a second value of the high voltage, i.e. before the fixation existed, which is so large that tunneling through the Q4 was conductive, as was the case with the thin oxide layer of the FATMOS control Transistors Q2 65 men, then this transistor remains on and Q4 takes place, causing a change in that of the voltage that begins to rise at time t3 in FIG

Schwellenspannungen erfolgt. Zu diesem Zweck kann entwe- ' und ihren vollen Wert zur Zeit t4 erreicht, in seiner Tendenz, der die Spannung VDD angehoben oder die Spannung Vss ab- leitend zu werden, bedeutend hinter dem Transistor Q2 zu Threshold voltages occur. For this purpose, either and can reach its full value at time t4, in its tendency to raise the voltage VDD or to discharge the voltage Vss, significantly behind the transistor Q2

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rück, weil die Schwellenspannung von Q4 erhöht worden war, wiederholt auf den neuesten Stand gebracht und geändert während diejenige von Q2 durch den Fixierungsvorgang abge- werden, ohne dass dadurch die darunterliegende, permanent senkt worden war. Tatsächlich wird wegen dieser Verschie- gespeicherte Information gestört wird, die durch geeignetes bung der Schwellenspannungen Q2 zuerst leitend werden, wo- Abfragen der Zelle abgerufen werden kann. back, because the threshold voltage of Q4 had been raised, repeatedly updated and changed while that of Q2 was released by the fixing process, without the underlying one having been permanently lowered. In fact, because of this differently stored information is disturbed, which first becomes conductive by suitable use of the threshold voltages Q2, where queries of the cell can be called up.

durch sofort Q4 gesperrt wird, und dies ist dann der Zustand 5 Eine typische Anwendung der neuen Kippstufe nach Fig. der Kippstufe für den Rest der Zeit, während der VDD an der 1 a besteht in einer Speicheranordnung, die als statisches Kippstufe anliegt, also von t4 bis t5. Diese Umkehrung bedeu- RAM brauchbar ist. Bevor die Betriebsspannung abgeschaltet kein Problem, da in einer Gruppe von Speicherzellen, die tet wird oder wenn ein bevorstehender Ausfall der Betriebsalle von solchen Kippstufen gebildet werden, jede einzelne Spannung festgestellt wird, kann die Betriebsspannung VDD Kippstufe in gleicher Weise einen umgekehrten Zustand an- 10 vorübergehend auf + 20 V angehoben werden, um zu bewir-nimmt. Ausserdem kann der wahre oder nicht umgekehrte ken, dass alle in dem Speicher enthaltenen Informationen in Zustand wieder hergestellt werden, indem einfach der Hoch- Form geänderter Schwellenspannungen in den FATMOS-spannungs-Schreibvorgang wiederholt wird, was gemäss Fig. Transistoren Q2 und Q4 fixiert werden. Wenn danach die Be-5 zwischen den Zeiten t5 und t6 stattfindet. triebsspannung wieder hergestellt wird, erscheint die zuletzt in is immediately blocked by Q4, and this is then state 5 A typical application of the new flip-flop according to FIG. of the flip-flop for the rest of the time, while the VDD at 1 a consists of a memory arrangement which is present as a static flip-flop, i.e. from t4 to t5. This reversal means- RAM is useful. Before the operating voltage is switched off, this is not a problem, since in a group of memory cells that are being detected or if an impending failure of the operating circuits are formed by such flip-flops, each individual voltage is determined, the operating voltage VDD flip-flop can likewise be reversed to be temporarily raised to + 20 V to operate. In addition, the true or non-reverse can be that all of the information contained in the memory is restored to state by simply repeating the up-form of changed threshold voltages in the FATMOS voltage write process, which are fixed according to Fig. Transistors Q2 and Q4 . If the Be-5 then takes place between times t5 and t6. drive voltage is restored, the last appears in

Die durch Grösse und Dauer bestimmte Form des Hoch- 15 das RAM eingeschriebene Information in negierter oder spannungs-Impulses auf der Leitung VDD, die für eine ener- komplementärer Form an jeder Speicherzelle. Da der zur Än-gieunabhängige Fixierung oder für ein Löschen erforderlich derung der Schwellenspannungen der Transistoren Q2 und Q4 ist, hängt allgemein von verschiedenen Parametern der FAT - mittels der Durchtunnelung dienende V organg nur äusserst MOS-Transistoren selbst ab. Der wichtigste Parameter ist die geringe Ströme erfordert, typische Werte liegen unter 1 (iA Dicke der dünnen, durchtunnelbaren Oxidschicht 37. Andere 20 für grosse Speicheranordnungen, ist es relativ leicht, an das wichtige Parameter bestehen in der Zusammensetzung und den Speicher enthaltende Chip einen + 20 V Spannungsim-der Dicke der dielektrischen Schicht zwischen der Gate-Elek- puls anzulegen, beispielsweise durch Spannungsvervielfa-trode 31 und der potentialfreien Elektrode 33. Ein weiterer chung ausgehend von der Betriebsspannung von + 5 V oder wichtiger Faktor ist die Grösse der Überlappung zwischen durch Entladen eines kleinen äusseren, auf + 20 V aufgelade-der Gate-Elektrode 31 und der potentialfreien Elektrode 33 25 nen Kondensators. The size and duration of the form of the information written in RAM 15 in negated or voltage pulses on the line VDD, which is for an ener- complementary form on each memory cell. Since the change in the threshold voltages of the transistors Q2 and Q4 is required for the fixation independent of the energy or for erasing, the FAT generally depends on various parameters of the FAT - the process used by tunneling only extremely depends on the MOS transistors themselves. The most important parameter is the low currents required, typical values are less than 1 (generally the thickness of the thin, tunnelable oxide layer 37. Other 20 for large memory arrays, it is relatively easy, there is a + in the important parameters in the composition and the chip containing the memory Apply 20 V voltage in the thickness of the dielectric layer between the gate electrode, for example by means of voltage multiplier 31 and the potential-free electrode 33. Another starting point from the operating voltage of + 5 V or an important factor is the size of the overlap between by discharging a small outer capacitor, charged to + 20 V, of the gate electrode 31 and the potential-free electrode 33 25 NEN.

sowie die Grösse der dünnen Oxidschicht 37. Diese Grösse Wie oben angegeben, hat die erfindungsgemässe Kipp- as well as the size of the thin oxide layer 37. As stated above, the tilting device according to the invention has

beeinflusst das Verhältnis zwischen der kapazitiven Kopp- stufe, von der eine Ausführungsform in Fig. la dargestellt ist, lung, die zwischen der Drainzone 25 und der potentialfreien zwei Speicherniveaus, nämlich ein vorübergehendes oder Elektrode 33 besteht, und der kapazitiven Kopplung, die zwi- energieabhängiges und ein permanentes oder energieunab-schen der potentialfreien Elektrode 33 und der Gate-Elek- 30 hängiges Niveau. Normalerweise wird die Kippstufe im ener-trode 31 besteht. Diese Kapazitäten werden als CFD und CFG gieabhängigen Zustand betrieben, bei dem Informationen bezeichnet. Alle diese Parameter können bei der Herstellung häufig geändert werden, jedoch auch bei Ausfall der Betriebs-der Anordnung frei gewählt werden. Nachdem diese Pararne- Spannung verloren gehen. Die andere Betriebsart wird typi-ter durch die Auswahl bestimmter Verfahrensschritte festge- scherweise dann benutzt, wenn ein Ausfall der Betriebsspan-legt sind, ist es auch möglich, das Fixieren und Löschen von 35 nung bevorsteht, in welchem Fall die Spannung VDp auf ei-Schaltzuständen bei mehreren Spannungspegeln vorzuneh- nen ausreichend hohen Pegel angehoben wird, um eine Ver-men, und es kann möglicherweise ein Kompromiss zwischen änderung der Schwellenspannung zu bewirken, die ausrei-der Höhe der Spannung und der Impulsdauer geschlossen chend ist, um der Kippstufe die Fähigkeit zu verleihen, sich werden. Damit eine vorgegebene Schwellenspannung entwe- an die Information zu erinnern, die sie unmittelbar vor dem der in positiver oder negativer Richtung verschoben wird, ist 40 Erhöhen der Spannung besass, so dass bei einem Verlust der es erforderlich, eine Gate-Drain-Spannung zwischen +12 V Betriebsspannung nach der Veränderung der Schwellenspan-und + 25 V anzulegen. Die erforderliche Dauer der Spannung nung die Kippstufe bei Wiederkehr der Betriebsspannung in hängt von ihrer Höhe ab. Bei Anlegen einer Spannung von + einen Zustand gebracht wird, der die Information wiederspie-12 V ist eine Impulsdauer von 10 ms typisch, wogegen bei ei- gelt, die sie unmittelbar vor dem Fixieren der Information ner Höhe des Impulses von + 25 V eine Impulsdauer von 1 \i 45 hatte. Nachdem die Kippstufe erneut eingeschaltet worden ausreicht, um die gleiche Verschiebung der Schwellenspan- ist, kann sie erneut Informationen in energieabhängiger Form nung zu erzielen. aufnehmen, die, wie gerade erläutert, die Veränderungen der influences the relationship between the capacitive coupling stage, one embodiment of which is shown in FIG. 1a, between the drain zone 25 and the floating two storage levels, namely a temporary or electrode 33, and the capacitive coupling which Energy-dependent and a permanent or energy-independent level of the potential-free electrode 33 and the gate electrode 30. Normally the flip-flop is in the ener-trode 31. These capacities are operated as a CFD and CFG dependent state, in which information is referred to. All of these parameters can be changed frequently during production, but can also be freely selected even if the operating or arrangement fails. After this Pararne tension get lost. The other operating mode is typically used by the selection of certain procedural steps, and if a failure of the operating voltage has occurred, it is also possible to fix and delete voltage, in which case the voltage VDp on a Switching states at several voltage levels is raised to a sufficiently high level in order to be able to make a mistake, and a compromise between changing the threshold voltage, which is sufficient for the level of the voltage and the pulse duration, to close the flip-flop, can possibly occur Ability to lend yourself. In order for a given threshold voltage to remember the information that is shifted immediately before that in the positive or negative direction, the voltage is increased, so that if it is lost, a gate-drain voltage between + Apply 12 V operating voltage after changing the threshold voltage and + 25 V. The required duration of the voltage at the flip-flop when the operating voltage returns depends on its height. When a voltage of + is applied, a state is brought in that the information repeats-12 V, a pulse duration of 10 ms is typical, whereas if the voltage is immediately above the information, the pulse width of + 25 V is a pulse duration of 1 \ i had 45. After the flip-flop has been switched on again enough to have the same shift in the threshold voltage, it can again obtain information in an energy-dependent form. which, as just explained, the changes in

Es hat sich als wünschenswert erwiesen, die durch die Im- Schwellenwerte der Transistoren Q2 und Q4 überwinden pulse hoher Spannung erzeugte Differenz zwischen den kann, welche erhalten bleiben. Wenn jedoch ein Spannungs- It has been found desirable that the high voltage pulse generated by the Im thresholds of transistors Q2 and Q4 be overcome by those that remain. However, if a tension

Schwellenspannungen ziemlich klein zu halten. Ein typischer so aufall erneut eintreten sollte, hätte die Kippstufe stets die ur-Wert ist 1 V. Hierdurch wird es möglich, die in der Kippstufe sprüngliche Erinnerung an die nicht-energieabhängige Infor-gespeicherte Information von aussen zu überschreiben, näm- mation, welche in der Kippstufe durch den Schwellenspan-lich mittels der Bit- und Bit-Leitungen 13 und 15, indem die nungs-Verschiebungsimpuls hoher Spannung auf der Leitung Gegentakt-Eigenschaften der Kippstufe dazu benutzt werden, VDD gespeichert wurde. Demgemäss bleibt die permanente, die Ungleichheit der Schwellenspannungen zu überwinden. 55 energieunabhängige Information von allen nachfolgenden Daher kann die Kippstufe wahlweise als statischer Schreib- eingeschriebenen, vorübergehenden oder energieabhängigen Lese-Speicher (RAM), dessen Informationsinhalt bei der Informationen unbeeinflusst. Eine Änderung der dauerhaft Standard-Betriebsspannung von 5 oder 10 V geändert werden gespeicherten Information ist nur durch eine erneute Fixie-kann, oder als programmierbarer Festspeicher (PROM) be- rung, also durch erneutes Einschreiben einer Permanenten, nutzt werden, aus dem die Informationen wiederholt ausgele- 60 energieunabhängigen Information möglich. Keeping threshold voltages fairly low. A typical event like this should occur again, the flip-flop would always have the original value of 1 V. This makes it possible to overwrite the external memory of the non-energy-dependent information stored in the flip-flop, nämmation, which ones in the flip-flop through the threshold span using bit and bit lines 13 and 15, using the voltage shift voltage pulse on the line push-pull properties of the flip-flop to store VDD. Accordingly, the permanent to overcome the inequality of the threshold voltages remains. 55 Energy-independent information from all subsequent ones. Therefore, the flip-flop can be used as a static write-in, temporary or energy-dependent read-only memory (RAM), the information content of which is not influenced by the information. A change in the permanent standard operating voltage of 5 or 10 V stored information can only be used by a new fixie, or as a programmable read-only memory (PROM), ie by rewriting a permanent, from which the information can be used repeated energy-independent information possible.

sen werden kann, die zuvor mittels der elektrisch induzierten Die Kippstufe nach Fig. la ist dadurch gekennzeichnet, can be sen, which is previously characterized by means of the electrically induced flip-flop according to FIG.

und programmierten Ungleichheit der Schwellenspannungen dass es die Steuer-Transistoren Q2 und Q4 sind, die veränderdauerhaft gespeichert wurde. Anders ausgedrückt, ist die bare Schwellenspannungen besitzen. Überlegungen zeigen, Kippstufe nach Fig. la in der Lage, Informationen gleichzei- dass die gerade bezüglich dieser Kippstufe beschriebenen tig auf zwei Niveaus zu speichern. Auf einem Niveau ist die 65 Vorteile auch für eine alternative Form gelten, die in Fig. lb Information dauerhaft in der Zelle gespeichert, während auf dargestellt ist und bei der es die Last-Transistoren Qi und Q3 dem anderen Niveau die Information vorübergehend gespei- sind, denen veränderbare Schwellenspannungen gegeben chert ist. Die vorübergehend gespeicherte Information kann worden sind. and programmed inequality of the threshold voltages that it is the control transistors Q2 and Q4 that have been stored permanently. In other words, the bare threshold voltages possess. Considerations show that the flip-flop according to FIG. 1 a is able to store information at the same time that the tig just described with regard to this flip-flop on two levels. At one level, the advantages are also valid for an alternative form, in which information is permanently stored in the cell in FIG. 1b, while that is shown in FIG. 1, and in which the load transistors Qi and Q3 temporarily supply the information to the other level which are given variable threshold voltages. The temporarily stored information may have been.

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8 8th

Ein besseres Verständnis des körperlichen Aufbaues der Kippstufe nach Fig. la lässt sich durch eine Betrachtung der Fig. 4 und 4a gewinnen, die den tatsächlichen Aufbau einer solchen Kippstufe auf einem Substrat 39 aus N-Silicium zeigen. In dem Substrat 39 ist durch übliche, entgegengesetzte Dotierung eine P-Mulde 41 gebildet. Die Linie 43 bezeichnet einen Rand der P-Mulde und ist, wie aus Fig. 4 ersichtlich, von einem P+-Schutzband 45 überfangen, dessen eigene Grenzen durch die Linien 45a und 45b bezeichnet sind. Weitere P+-Bereiche in dem N-Substrat 39 umfassen einen Streifen 47, der am oberen Rand der Fig. 4 eine Grenze bildet, und zwei einander gegenüberstehende L-förmige Bereiche 49 und 51. A better understanding of the physical structure of the flip-flop according to FIG. 1 a can be obtained by considering FIGS. 4 and 4 a, which show the actual structure of such a flip-flop on a substrate 39 made of N-silicon. A P-well 41 is formed in the substrate 39 by conventional, opposite doping. Line 43 denotes an edge of the P-trough and, as can be seen from FIG. 4, is covered by a P + protective tape 45, the limits of which are indicated by lines 45a and 45b. Further P + regions in the N substrate 39 comprise a strip 47, which forms a boundary at the upper edge of FIG. 4, and two mutually opposite L-shaped regions 49 and 51.

Innerhalb der P-Mulde 41 befinden sich N+-Bereiche 53, 55,57,59 und 61. Über die N- und P-Bereiche hinweg ist die gesamte Substrat-Oberfläche von einer dicken Oxidschicht 63 bedeckt, die über den Kanalzonen der Transistoren Qi und Q6 verdünnt ist, wie es die Bereiche 63a und 63b in Fig. 4a zeigen. Die Kanalzone jedes Transistors ist in Fig. 4 durch ein gestricheltes Rechteck dargestellt, welches das Symbol des Transistors, also beispielsweise Q4, umgibt. Bei Bedarf kann die Oxidschicht 63 noch von einer Nitridschicht 64 bedeckt sein. Inside the P-well 41 there are N + regions 53, 55, 57, 59 and 61. Over the N and P regions, the entire substrate surface is covered by a thick oxide layer 63, which over the channel zones of the transistors Qi and Q6 is diluted, as areas 63a and 63b in Figure 4a show. The channel zone of each transistor is represented in FIG. 4 by a dashed rectangle which surrounds the symbol of the transistor, for example Q4. If necessary, the oxide layer 63 can also be covered by a nitride layer 64.

Über die Oxidschicht 63 hinweg erstrecken sich drei Metallbänder 65,67 und 69. Sie tauchen an den Stellen, an denen das Oxid 63 verdünnt ist, wie beispielsweise an den Stellen 63a und 63b, bis dicht zur Oberfläche des Substrates 39 hinab. In diesen Bereichen bilden die Metallbänder einen integralen Teil der Transistoren, nämlich deren Gate-Elektroden, von denen zwei durch die Met Jlflächen 65a und 69a in Fig. 4a dargestellt sind. Ausserdem dienen die Metallbänder 65,67 und 69 zur elektrisch leitenden Verbindung der verschiedenen Transistoren Qt bis Q6. Zu diesem Zweck weisen sie Verlängerungen auf, die sich durch Öffnungen der Oxidschicht 63 hindurch zu den verschiedenen dotierten Zonen erstrecken, welche die Source- und Drain-Zonen dieser Transistoren bilden. Wie Fig. 4a zeigt, erstreckt sich ein Fortsatz des Metallbandes 67 durch eine Öffnung 69 in der Oxidschicht 63 und stellt einen Kontakt zum N+-Bereich 55 her. Zur Vervollständigung der NOVRAM-Kippstufe nach den Fig. 4 und 4a dienen zwei potentialfreie Elektroden 73 und 75 aus dotiertem polykristallinem Silicium, die kleine Vorsprünge 73a und 75a aufweisen, wo diese Elektroden in Richtung auf die Oberfläche des Substrates vorspringen, um die Tunnelzone zu bilden, wie es am besten Fig. 4a zeigt. Es versteht sich, dass die spezielle Ausbildung der integrierten Schaltung, die soeben anhand der Fig. 4 und 4a im einzelnen beschrieben worden ist, nur eine von vielen Möglichkeiten veranschaulicht, die zur praktischen Verwirklichung der Erfindung benutzt werden können. Three metal strips 65, 67 and 69 extend over the oxide layer 63. They dip at the locations where the oxide 63 is diluted, such as at locations 63 a and 63 b, down to the surface of the substrate 39. In these areas, the metal strips form an integral part of the transistors, namely their gate electrodes, two of which are represented by the metal surfaces 65a and 69a in FIG. 4a. In addition, the metal strips 65, 67 and 69 serve for the electrically conductive connection of the various transistors Qt to Q6. For this purpose, they have extensions that extend through openings in oxide layer 63 to the various doped zones that form the source and drain zones of these transistors. As shown in FIG. 4 a, an extension of the metal strip 67 extends through an opening 69 in the oxide layer 63 and makes contact with the N + region 55. To complete the NOVRAM flip-flop shown in FIGS. 4 and 4a, there are two floating electrodes 73 and 75 made of doped polycrystalline silicon, which have small projections 73a and 75a, where these electrodes project towards the surface of the substrate to form the tunnel zone , as best shown in Fig. 4a. It goes without saying that the special design of the integrated circuit, which has just been described in detail with reference to FIGS. 4 and 4a, only illustrates one of many possibilities which can be used for practicing the invention.

Als Alternative zu den oben behandelten Betriebsarten für die Kippstufen nach den Fig. la und lb, bei denen die Information normalerweise auf dem energieabhängigen Niveau gespeichert wird, kann die erfindungsgemässe Kippstufe auch im Normalbetrieb mit einer erhöhten Betriebsspannung von beispielsweise + 25 V betrieben werden, so dass alle darin gespeicherten Informationen energieunabhängig fixiert sind. In diesem Fall wird es unnötig, die Betriebsspannung vor einem Ausfall zu erhöhen, um die Information bis zur Wiederherstellung der Betriebsspannung zu speichern. As an alternative to the operating modes discussed above for the flip-flops according to FIGS. 1 a and 1 b, in which the information is normally stored at the energy-dependent level, the flip-flop according to the invention can also be operated in normal operation with an increased operating voltage of + 25 V, for example that all information stored in it is fixed regardless of energy. In this case, it becomes unnecessary to increase the operating voltage before a failure in order to store the information until the operating voltage is restored.

Fig. 6 zeigt eine NOVRAM-Kippstufe, die der Kippstufe nach Fig. 1 a ähnlich ist, die jedoch dadurch verbessert worden ist, dass in jedem Zweig der Schaltung ein IGFET hinzugefügt worden ist, dessen Source-Drain-Strecke in Serie zur Source-Drain-Strecke des Steuer-IGFETs dieses Zweiges geschaltet und dessen Gate-Elektrode mit der Gate-Elektrode des Treiber-IGFETs dieses Zweiges verbunden ist. Demge-mäss sind die Source-Drain-Strecken der zusätzlichen IGFETs Q7 und Q8 in Serie zu den Source-Drain-Strecken der zugeordneten FATMOS-Transistoren Q2 und Q4 geschaltet, während die Gate-Elektrode des IGFETs Q7 mit der Gate-Elektrode des FATMOS-Transistors Q2 und die Gate-Elek-trode des IGFETs Qs mit der Gate-Elektrode des FATMOS-5 Transistors Q4 verbunden ist. Eine ähnliche Verbesserung gegenüber der NOVRAM-Kippstufe nach Fig. lb zeigt die Kippstufe nach Fig. 7, die zusätzliche IGFETs Q7 und Q8 enthält, deren Source-Drain-Strecken in Serie zu denjenigen der zugeordneten FATMOS-Last-Transistoren Q, und Q3 ge-io schaltet sind. Während bei der Kippstufe nach Fig. 6 die zusätzlichen IGFETs Q8 und Q9 zwischen den Knoten Nj bzw. N2 und der Vss-Leitung angeordnet sind und an der Schaltfunktion teilnehmen, bilden die zusätzlichen IGFETs Q7 und Qg in der Kippstufe nach Fig. 7 Teile der Lastglieder in den i5 beiden Zweigen der Schaltung. 6 shows a NOVRAM multivibrator, which is similar to the multivibrator according to FIG. 1 a, but which has been improved by adding an IGFET in each branch of the circuit, the source-drain path of which is connected in series to the source Drain path of the control IGFET of this branch switched and its gate electrode is connected to the gate electrode of the driver IGFET of this branch. Accordingly, the source-drain paths of the additional IGFETs Q7 and Q8 are connected in series with the source-drain paths of the associated FATMOS transistors Q2 and Q4, while the gate electrode of the IGFETs Q7 is connected to the gate electrode of the FATMOS -Transistor Q2 and the gate electrode of the IGFET Qs is connected to the gate electrode of the FATMOS-5 transistor Q4. A similar improvement over the NOVRAM multivibrator according to FIG. 1b shows the multivibrator according to FIG. 7, which contains additional IGFETs Q7 and Q8, whose source-drain paths in series with those of the associated FATMOS load transistors Q, and Q3 ge -io switches. 6, the additional IGFETs Q8 and Q9 are arranged between the nodes Nj and N2 and the Vss line and participate in the switching function, the additional IGFETs Q7 and Qg in the flip-flop according to FIG. 7 form parts of the Load links in the i5 two branches of the circuit.

Die in den Fig. 6 und 7 dargestellte Verbesserung kann nicht nur in CMOS-Technologie verwirklicht werden, sondern auch bei NOVRAM-Kippstufen, bei denen alle Kanalzonen vom N-Typ oder P-Typ sind. Bei Anwendung der 2o CMOS-Technologie, wie sie bei den Kippstufen nach den Fig. 6 und 7 Anwendung findet, haben die Last-Transistoren, also die oberhalb der Knoten Ni und N2 angeordneten Transistoren, P-Kanalzonen, wogegen die Steuer-Transistoren, also die unterhalb der Knoten N] und N2 angeordneten Tran-25 sistoren, Bauelemente mit N-Kanal sind. Wenn eine Technologie mit reinen N- oder P-Kanalzonen angewendet wird, wie bei den in den Fig. 8,9 und 10 dargestellten Schaltungsanordnungen, bilden die Transistoren mit veränderbarer Schwellenspannung stets die Steuerglieder. The improvement shown in FIGS. 6 and 7 can be realized not only in CMOS technology, but also in NOVRAM flip-flops in which all channel zones are of the N-type or P-type. When using the 2o CMOS technology, as used in the flip-flops according to FIGS. 6 and 7, the load transistors, that is to say the transistors arranged above the nodes Ni and N2, have P-channel zones, whereas the control transistors, that is, the transistors arranged below the nodes N] and N2 are components with an N channel. If a technology with pure N or P channel zones is used, as in the circuit arrangements shown in FIGS. 8, 9 and 10, the transistors with variable threshold voltage always form the control elements.

30 Drei Beispiele von NOVRAM-Kippstufen, die FATMOS-Transistoren als Transistoren mit veränderbarer Schwellenspannung verwenden und deren Transistoren alle N-Kanalzonen aufweisen, sind in den Fig. 8,9 und 10 veranschaulicht. Es sei an dieser Stelle erwähnt, dass die Bitlei-35 tungs-Transistoren Qs und Q6, die in den grundlegenden Schaltbildern der NOVRAM-Kippstufen nach den Fig. la und lb sowie auch in der CMOS-Ausführung der verbesserten NOVRAM-Kippstufen nach den Fig. 6 und 7 dargestellt sind, zur Vereinfachung bei allen Ausführungsformen mit N-40 Kanal nach den Fig. 8,9 und 10 fortgelassen worden sind. Es versteht sich auch, dass solche Eingangs-Transistoren wie Q5 und Q6 nur eine Möglichkeit zum Einschreiben und Auslesen von Informationen in bzw. aus NOVRAM-Kippstufen darstellen. 30 Three examples of NOVRAM flip-flops which use FATMOS transistors as transistors with variable threshold voltage and whose transistors all have N-channel zones are illustrated in FIGS. 8, 9 and 10. It should be mentioned at this point that the bit line transistors Qs and Q6, which in the basic circuit diagrams of the NOVRAM flip-flops according to FIGS. 1 a and 1 b and also in the CMOS version of the improved NOVRAM flip-flops according to FIGS 6 and 7 have been omitted for simplicity in all the N-40 channel embodiments of Figs. 8, 9 and 10. It goes without saying that input transistors such as Q5 and Q6 only represent a way of writing and reading information into or from NOVRAM flip-flops.

« Die in Fig. 8 dargestellte, erste der ausschliesslich N-Ka-näle aufweisenden NOVRAM-Kippstufen ist dadurch gekennzeichnet, dass ihre Last-Transistoren Qi und Q3 zu allen Zeiten in den leitenden Zustand gesteuert sind, weil ihre Gate-Elektroden mit der VDD-Leitung verbunden sind. Es istje-50 doch das Ausmass, in dem die Last-Transistoren Q: und Q, leitend sind, sehr viel geringer als das Ausmass, in dem die Steuer-Transistoren Q2 und Q7 des einen Zweiges und Q4 und Qs des anderen Zweiges leitend sind. Daher wirkt jeder Zweig als Spannungsleiter, in dem, wenn die Treiber-Transistoren ss leitend sind, deren Impedanz sehr viel geringer ist als die Impedanz des Last-Transistors, so dass einer der I/O-Knoten N, oder N2 im wesentlichen auf dem Potential Vss liegt. Umgekehrt, wenn die Steuer-Transistoren in einem Zweig gesperrt sind, ist ihre Impedanz sehr viel grösser als diejenige des Last-60 Transistors, in diesem Zweig, so dass der I/O-Knoten dieses Zweiges praktisch auf das Potential VDD ansteigt. Kurz gesagt, wechselt in jedem Zweig das Potential des I/O-Knotens im wesentlichen zwischen VDD und Vss, wenn die Steuer-Transistoren dieses Zweiges ein- bzw. ausgeschaltet werden. "The first of the NOVRAM flip-flops shown in Fig. 8, which has only N-channels, is characterized in that its load transistors Qi and Q3 are turned on at all times because their gate electrodes are connected to the VDD Line are connected. After all, the extent to which the load transistors Q: and Q are conductive is much less than the extent to which the control transistors Q2 and Q7 of one branch and Q4 and Qs of the other branch are conductive . Therefore, each branch acts as a voltage conductor, in which, when the driver transistors ss are conductive, their impedance is very much lower than the impedance of the load transistor, so that one of the I / O nodes N, or N2 essentially on the Potential Vss lies. Conversely, if the control transistors are blocked in one branch, their impedance is much greater than that of the load 60 transistor in that branch, so that the I / O node of this branch practically rises to the potential VDD. In short, the potential of the I / O node in each branch essentially changes between VDD and Vss when the control transistors of that branch are turned on or off.

Die nur N-Kanalzonen aufweisende Schaltungsanordnung nach Fig. 8 ist einfacher als die CMOS-Schaltungs-anordnung nach Fig. 6, benötigt aber auch erheblich mehr Leistung, weil sie ständig von Strom durchflössen ist. Die The circuit arrangement according to FIG. 8, which has only N-channel zones, is simpler than the CMOS circuit arrangement according to FIG. 6, but also requires considerably more power because current is constantly flowing through it. The

65 65

9 9

641587 641587

NOVRAM-Kippstufe nach Fig. 9 stimmt mit der nach Fig. 8 Drain-Strecken der beiden Transistoren Q7 und Q2 in Serie im wesentlichen überein, abgesehen von zwei Unterschieden. geschaltet werden. Die Gate-Elektrode des zusätlichen IG- The NOVRAM multivibrator according to FIG. 9 essentially corresponds to that of FIG. 8 drain paths of the two transistors Q7 and Q2 in series, apart from two differences. be switched. The gate electrode of the additional IG

Zunächst sind die Last-IGFETs Q] und Q3 der Kippstufe FETs Q7 wird von einem polykristallinen Band 85 gebildet, First, the load IGFETs Q] and Q3 of the flip-flop FETs Q7 is formed by a polycrystalline band 85,

nach Fig. 9 Transistoren vom Verarmungstyp, wogegen die das in der Oxidschicht 26a in der gleichen Höhe angeordnet 9 depletion-type transistors, whereas that is arranged in the oxide layer 26a at the same height

Steuer-IGFETs Transistoren vom Anreicherungstyp sind. 5 ist wie die potentialfreie Elektrode 33a. Der Kontakt zur Ga- Control IGFETs are enhancement type transistors. 5 is like the floating electrode 33a. The contact to the

Zweitens sind die Gate-Elektroden der Last-IGFETs Qj und te-Elektrode 85 des IGFETs Q7 wird von der Gate-Elektrode Second, the gate electrodes of the load IGFETs Qj and te electrode 85 of the IGFETs Q7 is off the gate electrode

Q3 mit den Source-Zonen dieser Transistoren verbunden und 31a durch eine Verlängerung 31a' derselben hergestellt, die mit nicht mit deren Drain-Zonen, wie es bei der Kippstufe nach der Gate-Elektrode 85 des Transistors Q7 durch eine Öffnung Q3 is connected to the source zones of these transistors and 31a is produced by an extension 31a 'thereof, which does not connect to their drain zones, as is the case with the flip-flop after the gate electrode 85 of transistor Q7 through an opening

Fig. 8 der Fall war. Für die Last-Transistoren Qi und Q3 83 in der Isolierschicht 26a hindurch in Verbindung steht, 8 was the case. For the load transistors Qi and Q3 83 in the insulating layer 26a,

wurde der Verarmungstyp gewählt, weil ihre Gate-Source- io Aus der vorstehenden kurzen Beschreibung der in den the depletion type was chosen because its gate-source io From the brief description above in the

Spannung gleich Null ist, was eine solche Charakteristik er- Fig. 11 und 1 la dargestellten Anordnung geht hervor, dass zu fordert, dass diese Transistoren bei einer Gate-Source-Span- dem FATMOS-Transistor Q2 ein zusätzlicher Transistor Q7 The voltage is zero, which is such a characteristic. The arrangement shown in FIGS. 11 and 11 shows that this transistor requires an additional transistor Q7 in the case of a gate-source voltage, the FATMOS transistor Q2

nung von 0 V ständig leitend sind. Typische Schwellenspan- hinzugefügt wurde, dessen Source-Drain-Strecke in Serie zu nungen für solche Bauelemente liegen zwischen - 0,5 und — 3 derjenigen des FATMOS-Transistors Q2 geschaltet ist und voltage of 0 V are always conductive. Typical threshold voltage was added, the source-drain path of which is connected in series for such components between - 0.5 and - 3 of that of the FATMOS transistor Q2 and

V. 15 dessen Gate-Elektrode unmittelbar mit der Gate-Elektrode V. 15 whose gate electrode directly with the gate electrode

Die in Fig. 10 dargestellte Alternative zu den Schaltungs- dieses Transistors verbunden ist. The alternative shown in Fig. 10 is connected to the circuit of this transistor.

anordnungen nach den Fig. 8 und 9 besteht einfach darin, Das Hinzufügen des Transistors Q7 erfolgte bei der Äus- Arrangements according to FIGS. 8 and 9 simply consists in the addition of the transistor Q7 in the external

dass ein integrierter Widerstand an Stelle der IGFETs Q] und führungsform nach den Fig. 11 und IIa durch Anbringen ei- that an integrated resistor instead of the IGFETs Q] and guide form according to FIGS. 11 and IIa by attaching a

Q3 als Lastglieder für die NOVRAM-Kippstufe benutzt wer- ner zusätzlichen Diffusionszone und einer zusätzlichen ge- Q3 are used as load elements for the NOVRAM flip-flop with an additional diffusion zone and an additional

den. Zur Integration der Widerstände Rj und R3 mit den üb- 20 trennten Gate-Elektrode. Eine Alternative, bei welcher die rigen Komponenten der Kippstufe können beispielweise do- Addition eines IGFET s solche Massnahmen nicht erfordert, the. To integrate the resistors Rj and R3 with the separated gate electrode. An alternative in which the other components of the flip-flop, for example do-addition of an IGFET, does not require such measures,

tierte polykristalline Streifen dienen. ist in den Fig. 12 und 12a dargestellt. Diese Ausführungsform serve polycrystalline strips. is shown in Figs. 12 and 12a. This embodiment

Es wurde oben ziemlich detailliert anhand der Fig. 4 und unterscheidet sich von der in den Fig. 2 und 2a dargestellten It was rather detailed above with reference to FIG. 4 and differs from that shown in FIGS. 2 and 2a

4a eine Möglichkeit zur Ausbildung der CMOS-NOVRAM- Grundform im wesentlichen dadurch, dass die Kanalzone 4a a possibility for the formation of the CMOS-NOVRAM basic form essentially in that the channel zone

Kippstufe nach Fig. 1 a beschrieben. Es ist relativ einfach, 25 zwischen den Source- und Drainzonen 23b und 25b zwei diese Schaltungsanordnung durch Addition zusätzlicher IG- Zwecken dient. Zunächst dient sie als Mittel zur Modulation Tilting step according to Fig. 1 a described. It is relatively easy to use 25 between the source and drain zones 23b and 25b two this circuit arrangement by adding additional IG purposes. First of all, it serves as a means of modulation

FETs zu modifizieren, wie beispielsweise der IGFETs Q7 und der Impedanz zwischen der Sourcezone 23b und der Drain- Modify FETs, such as IGFETs Q7 and the impedance between the source zone 23b and the drain

Q8 der Kippstufe nach Fig. 6. Tatsächlich werden drei ver- zone 25b in Abhängigkeit von Spannungen an der Gate-Elek- Q8 of the flip-flop according to FIG. 6. In fact, three verzones 25b are dependent on voltages at the gate elec-

schiedene Möglichkeiten der Addition solcher zusätzlicher trode 31b sowie in Abhängigkeit von Ladungen, die dauernd different ways of adding such additional trode 31b as well as depending on charges that are permanent

IGFETs in den Fig. 11, IIa, 12,12a und 13,13a veranschau- so auf der potentialfreien Elektrode 33b in der anhand der Fig. 2 IGFETs in FIGS. 11, IIa, 12, 12a and 13, 13a are shown on the potential-free electrode 33b in FIG. 2

licht. Jede der Figuren zeigt zwei der sechs Transistoren der und 2a beschriebenen Weise gespeichert sind. Zweitens dient light. Each of the figures shows two of the six transistors of the type described and FIG. 2a stored. Second, serves

Kippstufe nach Fig. 6, nämlich den FATMOS-Transistor Q2 jedoch die gleiche Kanalzone in dem als Q7 bezeichneten Be-und den IGFET Q7 mit fester Schwellenspannung. Der FAT-, reich zur Modulation der Impedanz zwischen den Source- 6, namely the FATMOS transistor Q2 but the same channel zone in the loading area designated as Q7 and the IGFET Q7 with a fixed threshold voltage. The FAT, rich for modulating the impedance between the source

MOS-Transistor Q2 umfasst die gleichen Grundelemente, und Drainzonen 23b und 25b in Abhängigkeit von einer welche der als Beispiel in den Fig. 2 und 2a dargestellte und 35 Spannung an der Gate-Elektrode 3 lb in einer Weise, die der oben beschriebene FATMOS-Transistor aufweist. Um einen Betriebsweise eines IGFET s mit fester Schwellenspannung MOS transistor Q2 comprises the same basic elements, and drain zones 23b and 25b depending on which of the voltages at gate electrode 3lb shown as an example in FIGS. 2 and 2a and in a manner that the FATMOS- Has transistor. An operation of an IGFET with a fixed threshold voltage

Vergleich zu erleichtern, sind diese Elemente in den Fig. 11, entspricht, da in dem Bereich Q7 die Gate-Elektrode 3 lb die To facilitate comparison, these elements in FIG. 11 correspond, since in region Q7 the gate electrode 3 lb

11 a, 12,12a und 13,13a mit den gleichen Bezugszeichen ver- Kanalzone unmittelbar überdeckt und ihre Wirkung nicht sehen wie in den Fig. 2 und 2a, denen lediglich der Buchstabe von Elektronen beeinflusst wird, die sich auf der potential-a, b oder c folgt. Demgemäss sind beispielsweise bei der in den 40 freien Elektrode 33b befinden, welche kurz vor diesem Ab- 11 a, 12, 12 a and 13, 13 a with the same reference numerals covering the channel zone directly and not seeing their effect as in FIGS. 2 and 2 a, to which only the letter is influenced by electrons that are located on the potential a, b or c follows. Accordingly, there are, for example, the free electrode 33b in FIG.

Fig. 11 und 11 a dargestellten Anordnung in einem P-Bereich schnitt der Kanalzone endet. Als Ergebnis umfasst die An- 11 and 11 a arrangement shown in a P-area section of the channel zone ends. As a result, the

21a des Substrats eine Source-Zone 23a und eine Drain-Zone Ordnung nach den Fig. 12 und 12a sowohl ein IGFET mit fe- 21a of the substrate, a source zone 23a and a drain zone order according to FIGS. 12 and 12a, both an IGFET with fixed

25a gebildet und es sind diese Zonen durch eine Kanalzone ster Schwellenspannung, deren Gate-Elektrode von dem Ele- 25a and these zones are formed by a channel zone of the threshold voltage, the gate electrode of which is

getrennt, die mit Q2 bezeichnet ist. In einer Oxidschicht 26a ment 31b gebildet wird, als auch einen FATMOS-Transistor, separated, which is designated Q2. Is formed in an oxide layer 26a element 31b, as well as a FATMOS transistor,

befindet sich über der Kanalzone des Transistors Q2 eine po- 45 dessen Gate-Elektrode, potentialfreie Elektrode und Drain- is located above the channel zone of the transistor Q2 a 45- its gate electrode, potential-free electrode and drain

tentialfreie Elektrode 33a, die einen kleinen Fleck 35a auf- zone von den Elementen 31b, 33b und 25b gebildet wird. potential-free electrode 33a, which a small spot 35a is formed on the zone by the elements 31b, 33b and 25b.

weist, in dessen Bereich sie von der Oberfläche der Drainzone Eine ähnliche Lösung zeigt auch die Anordnung nach den 25a einen nur sehr geringen Abstand hat. Über der potential- Fig. 13 und 13a, in der ein einziges Paar von Diffusionszonen freien Elektrode 33a befindet sich auf der Oberfläche der 23c und 25c eine Kanalzone begrenzt, die einen mit Q2 be-Oxidschicht 26a die Gate-Elektrode 31a. Was in Fig. IIa 5o zeichneten zentralen Abschnitt hat, der von einem Arm einer nicht erkennbar, jedoch in Fig. 11 dargestellt ist, ist die Tatsa- U-förmigen potentialfreien Elektrode 33c aus polykristalli-che, dass der P-Bereich 21a tatsächlich ein Teil einer P-Mulde nem Silicium überdeckt ist, und zwei Randbereiche, die dem 79a ist, die in einem N-Substrat gebildet wurde, das die P- zentralen Bereich benachbart sind, beide mit Q7 bezeichnet Mulde vollständig umgibt. und beide von einem Abschnitt der Gate-Elektrode 31c über-Um den zusätzlichen IGFET zu bilden, dessen Source- ss deckt sind. Der andere Arm der potentialfreien Elektrode 33c Drain-Strecke in Serie zu der Source-Drain-Stecke des FAT - erstreckt sich über die Drainzone 25c, wo sie sich an einer MOS-Transistors Q2 geschaltet ist, wird in einigem Abstand Stelle der Drainzone nähert, um dort die dünne, durchtunnel-von der N+-Diffusionszone 23a, die als Sourcezone des FAT- bare Oxidschicht zu bilden. Auch hier ist wieder ähnlich wie M OS-Transistors Q2 dient, eine zusätzliche N+-Diffusions- bei der Anordnung nach den Fig. 12 und 12a der zentrale Ab-zone 81 gebildet. Der P-Bereich zwischen den Diffusionszo- 6« schnitt Q2 der Kanalzone der Bereich, der auf die an der Gate-nen 23a und 81 dient als Kanalzone für den zusätzlichen Elektrode 31c anliegende Spannung sowie auf die Ladungen Transistor Q7, dessen Drainzone von der gleichen Diffusions- anspricht, die auf die potentialfreie Elektrode unter Ausnutzone 23a gebildet wird, die als Sourcezone für den Transistor zung des Tunneleffektes von der Drainzone 25c aufgebracht Q; dient, während die Sourcezone des zusätzlichen Tranistors und dort gespeichert sind. Gleichzeitig dienen die Kanalberei-von der zusätzlichen Diffusionszone 81 gebildet wird. Die Be- 65 che Q7 zur Modulation des Stromflusses zwischen der Source-triebsspannung Vss wird an die zusätzliche Diffusionszone 81 zone 23c und der Drainzone 25c in Abhängigkeit von Span-anstatt unmittelbar an die Sourcezone 23a des FATMOS- nungen auf der Gate-Elektrode 31c. Der grosse Vorteil einer Transistors Q2 gelegt, was zum Ergebnis hat, dass die Source- Ausbildung der NOVRAM-Kippstufen nach der Erfindung points in the area of which it is from the surface of the drain zone. A similar solution is also shown by the arrangement according to FIGS. Above the potential FIGS. 13 and 13a, in which a single pair of diffusion zones free electrode 33a is located on the surface of 23c and 25c, a channel zone delimits the gate electrode 31a with a Q2 be oxide layer 26a. What has shown in Fig. IIa 50o central portion, which is not recognizable by an arm, but is shown in Fig. 11, is the fact-U-shaped potential-free electrode 33c made of polycrystalline that the P-region 21a is actually a Part of a P-well is covered by a silicon, and two edge regions, which is the 79a, which was formed in an N-substrate, which are adjacent to the P-central regions, both completely surround the well designated Q7. and both from a portion of the gate electrode 31c to form the additional IGFET whose sources are covered. The other arm of the floating electrode 33c drain path in series with the source-drain plug of the FAT - extends over the drain zone 25c, where it is connected to a MOS transistor Q2, is approached at a distance from the drain zone, to form the thin, tunnel-through from the N + diffusion zone 23a, which is the source zone of the FAT-bare oxide layer. Here too, similar to how M OS transistor Q2 is used, an additional N + diffusion is formed in the arrangement according to FIGS. 12 and 12a of the central Ab zone 81. The P-region between the diffusion regions 6 ′ section Q2 of the channel zone is the region which serves on the voltage applied to the gates 23a and 81 as a channel zone for the additional electrode 31c and on the charges transistor Q7, the drain zone of which is the same Diffusion-responsive, which is formed on the potential-free electrode under utilization zone 23a, which is applied as the source zone for the transistor tongue of the tunnel effect from the drain zone 25c Q; serves while the source zone of the additional transistor and are stored there. At the same time, the channel preparation is formed by the additional diffusion zone 81. The area Q7 for modulating the current flow between the source drive voltage Vss is applied to the additional diffusion zone 81 zone 23c and the drain zone 25c as a function of span rather than directly to the source zone 23a of the FATMOS on the gate electrode 31c. The great advantage of a transistor Q2 placed, which has the result that the source formation of the NOVRAM flip-flops according to the invention

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in CMOS-Technologie, wie es bei den Grundformen nach den Zustand anzunehmen, der zu dem vor Abschalten der Be-Fig. la und lb der Fall ist, besteht darin, dass dann, wenn der triebsspannung herrschenden Zustand entgegengesetzt ist. Bei Last-Transistor eines der Zweige leitet, sein zugeordneter einer Modifikation dieser Schaltungsanordnung könnten die in CMOS technology, as is to be assumed in the basic forms according to the state which occurred prior to switching off the loading FIG. La and lb is the case is that when the driving voltage prevailing state is opposite. When the load transistor conducts one of the branches, its associated could be a modification of this circuit arrangement

Steuer-Transistor gesperrt ist, so dass ausser während des Polysilicium-Widerstände durch Transistoren ersetzt werden, Umschaltens der Kippstufe von einem ihrer Zustände in den 5 die als Verarmungs-Lastglieder zu den Transistoren TR7 und anderen kein Strom gezogen wird. Es ist dieser Vorteil, der TR8 in Serie geschaltet sind. Anhand der Fig. 15 bis 18 wird durch das Hinzufügen der Serien-IGFETs Q7 und Qg wieder noch eine weitere Verbesserung der vorher behandelten Aushergestellt oder erhalten wird, weil diese zuästzlichen Transi- führungsformen von NOVRAM-Kippstufen nach der Erfin-storen gewährleisten, dass immer dann, wenn einer der FAT- dung beschrieben. Allen verbesserten NOVRAM-Kippstufen MOS-Steuer-Transistoren Q2 oder Q4 gesperrt sein soll, er i0 nach den Fig. 15 bis 18 ist das Merkmal gemeinsam, dass die auch tatsächlich gesperrt ist. Indem auf diese Weise die Energieunabhängigkeit des Schaltzustandes unter Verwen- Control transistor is blocked, so that, except during the polysilicon resistors are replaced by transistors, the flip-flop is switched from one of its states in FIG. 5, which does not draw any current as depletion load elements to the transistors TR7 and others. It is this advantage that the TR8 are connected in series. With the addition of the series IGFETs Q7 and Qg, a further improvement of the previously treated ones is again made or obtained on the basis of FIGS. 15 to 18, because these additional transfer forms of NOVRAM flip-flops after the inventor ensure that always then when one of the FATs described. All improved NOVRAM flip-flops MOS control transistors Q2 or Q4 should be blocked, it i0 according to FIGS. 15 to 18 has in common the feature that it is actually blocked. In this way, by using the energy independence of the switching state

Grundeigenschaften der CMOS-NOVRAM-Transistoren er- dung eines einzigen FATMOS-Transistors an Stelle von halten werden, machen es die Ausführungsformen nach den zweien erzielt wird. Hieraus ergeben sich zwei hauptsächliche Fig. 6 und 7 möglich, die energieunabhängigen Schreibopera- Vorteile. Der erste Vorteil beruht auf der Tatsache, dass die tionen mit einem extrem geringen Leistungsbedarf durchzu- is dünne Oxidschicht, die zum Durchtunneln von Ladungen zur führen, weil zum Fixieren des Schaltzustandes durch Erhöhen potentialfreien Elektrode eines FATMOS-T ransistors dient, der Spannung VDD von +10 V auf + 20 V lediglich die zu- der bedeutendste Faktor ist, der zu einer Verminderung der sästzliche Ladung geliefert werden muss, die von den Kapazi- Ausbeute führt, insbesondere bei sehr umfangreichen Speitäten der Kippstufe aufgenommen wird. Diese zusätzliche La- cheranordnungen, bei denen eine einzige mikroskopische dung ist sehr klein, und es wird von der Kippstufe keine wei- 20 Fehlstelle in einer der dünnen Oxidschichten der Gruppe von tere Energie aufgenommen, nachdem die Ladung zugeführt Kippstufen ausreicht, um ein ganzes Chip zu verderben. Die worden ist. Daher ist es möglich, einen einzigen auf beispiels- Verwendung von nur einem FATMOS-Transistor an Stelle weise + 20 V aufgeladenen Kondensator zu benutzen, um die von zweien in jeder Kippstufe vermindert die Gesamtfläche Energie zu liefern, die erforderlich ist, um die in einer ganzen der dünnen Oxidschicht für eine Speicheranordnung auf die aus NOVRAM-Kippstufen aufgebauten Speicheranordnung 25 Hälfte. Zweitens benötigen FATMOS-Transistoren etwa die enthaltene Information zu fixieren. Das Fixieren der Infor- doppelte Grösse der Siliciumfläche wie ein Transistor mit fe-mation erfolgt durch einfaches Entladen des einzigen Spei- ster Schwellenspannung. Die Eliminierung eines der beiden cherkondensators in die Kapazitäten der die Speicheranord- FATMOS-Transistoren einer NOVRAM-Kippstufe redu-nung bildenden NOVRAM-Kippstufen. Da keine der Kipp- ziert deren Grösse und führt so zu einer weiteren Erhöhung stufen beim Fixieren der Informationen ihren Zustand än- 30 der Ausbeute. Basic properties of the CMOS NOVRAM transistors are a single FATMOS transistor instead of holding it, making the embodiments according to the two achieved. This results in two main FIGS. 6 and 7, the energy-independent write opera advantages. The first advantage is based on the fact that the ions with an extremely low power requirement through a thin oxide layer, which lead to the tunneling of charges, because the switching state is used to fix the switching state by increasing the potential-free electrode of a FATMOS transistor, the voltage VDD of +10 V to + 20 V is only the most important factor that has to be delivered to a reduction in the additional load, which leads to the capacity yield, particularly when the flip-flop is very extensive. These additional launder arrangements, in which a single microscopic dung is very small, and no other flaw is picked up by the flip-flop in one of the thin oxide layers of the group of tere energy after the charge applied to flip-flops is sufficient to cover an entire chip to spoil. That has been. Therefore, it is possible to use a single capacitor charged, for example, by using only one FATMOS transistor in place of + 20 V, in order to provide the total area energy required to reduce the total area required by two in each flip-flop whole of the thin oxide layer for a storage arrangement on the storage arrangement 25 half composed of NOVRAM flip-flops. Second, FATMOS transistors need to fix the information they contain. The information about the size of the silicon surface is fixed like a transistor with a lubrication by simply discharging the single feeder threshold voltage. The elimination of one of the two cherk capacitors in the capacitances of the NOVRAM flip-flops forming the memory arrangement FATMOS transistors of a NOVRAM flip-flop. Since none of the tilts their size and thus leads to a further increase, their state changes in the yield when the information is fixed.

dert, findet in keiner der Kippstufen ein Stromfluss statt, und Die Fixierung des Schaltzustandes unter Verwendung nur es wird nur der zum Laden der Kondensatoren erforderliche eines einzigen FATMOS-Transistors erfordert eine bessere Strom benötigt. Der Speicherkondensator kann entweder auf. Steuerung des Herstellungsvorganges. Dies wird deutlich, dem Chip der integrierten Schaltung gebildet werden, welche wenn man bedenkt, dass bei der grundlegenden NOVRAM-die NOVRAM-Kippstufen enthält, oder aber auch ausser- 35 Kippstufe nach Fig. la das energieunabhängige Einschreiben halb dieses Chips gebildet werden, wenn ein solcher Konden- das Erhöhen der Schwellenspannung eines der FATMOS-sator nicht die erforderliche Ladungsmenge speichern kann. Transistoren bei gleichzeitiger Verminderung der Schwellen-. Fig. 14 veranschaulicht ein anderes Beispiel einer Kipp- Spannung des anderen FATMOS-Transistors um einen glei-stufe nach der Erfindung, die zwei FATMOS-Transistoren chen Betrag bewirkt. Was bei der grundlegenden NOVRAM-TR7 und TR8 mit N-Kanal und zwei Polysilicium-Wider- to Kippstufe nach Fig. la (und ebenso nach Fig. lb) wirklich stände R1 und R2 umfasst, die zu einer bistabilen Kippstufe von Bedeutung ist, ist die Differenz zwischen den Schwellen-miteinander verbunden sind. Die Widerstände R1 und R2 Spannungen der Transistoren Q2 und Q4. Die absolute Grösse sind in Serie zu jeweils einem der Transistoren TR7 und TR8 der Schwellenspannungen, die eine Funktion von Herstel-geschaltet, während die Gate-Elektrode des Transistors TR7 lungs-Parametern ist, ist nicht kritisch. Bei den verbesserten mit dem Knoten zwischen dem Transistor TR8 und dem Wi- 45 NOVRAM-Kippstufen nach den Fig. 15 bis 18 hat dagegen derstand R2 und die Gate-Elektrode des Transistors TR8 mit einer der Transistoren, nämüch der Transistor Q4, an Stelle ei-dem Knoten zwischen dem Transistor TR7 und dem Wider- ner veränderbaren Schwellenspannung eine feste Schwellenstand R1 verbunden ist. Der bistabilen Kippstufe werden Da- Spannung und es ist daher für das Fixieren der Information ten von Datenleitungen 3 und 4 über MOS Adressier-Transi- einer solchen Kippstufe erforderlich, dass die Schwellenspanstoren TR9 und TRIO mit N-Kanal in gleicher Weise zuge- so nung des FATMOS-Transistors Q2 auf einen Wert gebracht führt, wie es für die Kippstufe nach Fig. la beschrieben wor- wird, der entweder über oder unter der Schwellenspannung den ist. Im Betrieb befindet sich die Kippstufe entweder in ei- des Transistors Q4 liegt. Daher wird der Absolutwert der nem ersten stabilen Zustand, in welchem der Transistor TR8 Schwellenspannung eines einzigen FATMOS-Transistors gesperrt ist und eine Vorspannung der Gate-Elektrode des wichtig, was eine genauere Prozesssteuerung sowie eine geTransistors TR7 zugeführt wird, um der potentialfreien Elek- 55 nauere Einstellung der Spannung des Hochspannungstrode des Transistors TR7 eine Ladung zuzuführen und den Schreibimpulses erfordert. current flow does not take place in any of the flip-flops, and the fixation of the switching state using only the one required for charging the capacitors of a single FATMOS transistor requires a better current. The storage capacitor can either be on. Control of the manufacturing process. This becomes clear, the chip of the integrated circuit is formed, which when one considers that the basic NOVRAM contains the NOVRAM flip-flops, or else the flip-flop according to FIG such a capacitor - increasing the threshold voltage of one of the FATMOS-sator cannot store the required amount of charge. Transistors while reducing the threshold. Fig. 14 illustrates another example of a flip-flop of the other FATMOS transistor by an equal step according to the invention, which causes two FATMOS transistors to amount. What in the basic NOVRAM-TR7 and TR8 with N-channel and two polysilicon counter-flip-flops according to FIG. La (and likewise according to FIG. 1b) really includes levels R1 and R2, which is important for a bistable flip-flop the difference between the thresholds are interconnected. The resistors R1 and R2 voltages of the transistors Q2 and Q4. The absolute magnitude are in series with each of the transistors TR7 and TR8 of the threshold voltages, which is a function of manufac-tured while the gate of the transistor TR7 is processing parameters, is not critical. In the case of the improved with the node between the transistor TR8 and the Wi- 45 NOVRAM flip-flops according to FIGS. 15 to 18, on the other hand, the stand R2 and the gate electrode of the transistor TR8 with one of the transistors, namely the transistor Q4, have in place a fixed threshold R1 is connected to the node between the transistor TR7 and the resistor variable threshold voltage. The bistable flip-flop becomes da-voltage and it is therefore necessary for the fixing of the information of data lines 3 and 4 via MOS addressing transistors of such a flip-flop that the threshold sensors TR9 and TRIO with N-channel are used in the same way of the FATMOS transistor Q2 leads to a value, as has been described for the flip-flop according to FIG. 1 a, which is either above or below the threshold voltage. In operation, the flip-flop is either in the transistor Q4. Therefore, the absolute value of the first stable state, in which the transistor TR8 threshold voltage of a single FATMOS transistor is blocked and a bias of the gate electrode of the important, which a more precise process control and a geTransistor TR7 is supplied to the potential-free 55 more precise adjustment of the voltage of the high-voltage electrode of the transistor TR7 to supply a charge and requires the write pulse.

Transistor in einen energieunabhängigen leitenden Zustand Der zuletzt genannte Gesichtspunkt soll weiter anhand zu bringen, oder aber in einen zweiten stabilen Zustand, in Fig. 15 erläutert werden, die eine Kippstufe wiedergibt, wel-welchem der Transistor TR7 gesperrt ist und der Gate-Elek- che mit der Kippstufe nach Fig. la übereinstimmt, abgesehen trode des Transistors TR8 eine Vorspannung zugeführt wird, 60 davon, dass in Fig. 15 nur der Transistor Q2 ein FATMOS-die bewirkt, dass eine Ladung auf die potentialfreie Elektrode Transistor ist und dass für den Transistor Q4 eine feste des Transistors TR8 geschrieben wird, so dass dieser Transi- Schwellenspannung von + 1V angenommen wird. Damit stor energieunabhängig eine leitenden Zustand erhält. Daher eine unzweideutige Speicherung von Daten in der Kippstufe wird in gleicher Weise wie bei einer mit hoher Betriebsspan- möglich ist, müssen die beiden Schwellenspannungen des nung arbeitenden Kippstufe nach Fig. la beim Abschalten 65 FATMOS-Transistors Q2 entweder höher als 1,5 V oder nied-und Wiedereinschalten der Betriebsspannung infolge der un- riger als 0,5 V sein. Mit anderen Worten, muss in einem Zusymmetrischen Impedanzen, welche die Transistoren TR7 stand die Schwellenspannung des FATMOS-Transistors Q2 und TR8 darstellen, die Kippstufe veranlasst, einen stabilen wenigstens um 0,5 V positiver sein als die Schwellenspannung Transistor in an energy-independent conductive state The last-mentioned aspect is to be further explained, or else in a second stable state, is explained in FIG. 15, which shows a flip-flop, which transistor TR7 is blocked and the gate elec- la corresponds to the flip-flop of Fig. la, apart from the trode of the transistor TR8, a bias voltage is supplied, 60 of the fact that in Fig. 15 only the transistor Q2 is a FATMOS-which causes a charge on the floating electrode and that for the transistor Q4 a fixed one of the transistor TR8 is written so that this transistor threshold voltage of + 1V is assumed. So that stor gets a conductive state independent of energy. Therefore an unambiguous storage of data in the flip-flop is possible in the same way as with a high operating voltage, the two threshold voltages of the voltage flip-flop according to Fig. La when switching off 65 FATMOS transistor Q2 either higher than 1.5 V or the operating voltage must be lower and lower than 0.5 V due to the lower. In other words, in a balanced impedance, which the transistors TR7 stood the threshold voltage of the FATMOS transistors Q2 and TR8, the flip-flop must cause a stable one to be at least 0.5 V more positive than the threshold voltage

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des Transistors Q4, während im anderen Zustand die Schwellenspannung von Q2 wenigstens um 0,5 V negativer sein muss als diejenige von Q4. Es ist völlig unzulässig, dass die Schwellenspannung des FATMOS-Transistors Q2 sich zwischen zwei Pegeln bewegt, die entweder beide höher oder beide tiefer sind als die Schwellenspannung von Q4, wel das zur Folge hätte, dass die Kippstufe nach dem Anlegen der Betriebsspannung nach einem energieunabhängigen Einschreiben für beide Schwellenspannungen des FATMOS-Transistors den gleichen Zustand einnimmt. of transistor Q4, while in the other state the threshold voltage of Q2 must be at least 0.5 V more negative than that of Q4. It is completely inadmissible that the threshold voltage of the FATMOS transistor Q2 moves between two levels, which are either both higher or both lower than the threshold voltage of Q4, which would have the consequence that the flip-flop after applying the operating voltage after an energy-independent Registered for both threshold voltages of the FATMOS transistor assumes the same state.

Nachdem auf die Notwendigkeit einer genaueren Fertigungskontrolle für das Einhalten der erforderlichen Schwellenspannungen der FATMOS-Transistoren hingewiesen worden ist, muss auch erwähnt werden, dass diese Forderung keine ernsthaften Probleme aufwirft. Having pointed out the need for more precise manufacturing control to maintain the required threshold voltages of the FATMOS transistors, it must also be mentioned that this requirement does not pose any serious problems.

Unter der Voraussetzung, dass die oben beschriebenen Forderungen bezüglich der Schwellenspannungen für den FATMOS-Transistor Q2 erfüllt sind, ist die Kippstufe nach Fig. 15 sowohl für eine energieabhängige als auch energieunabhängige Informationsspeicherung geeignet, und zwar unter Einschluss der Möglichkeit, Informationen in Abhängigkeit von einem Tasten des Spannungspegels auf der Leitung VDD in der gleichen Weise zurückrufen zu können, wie es für die grundlegende NOVRAM-Kippstufe mit zwei FATMOS-Transistoren nach Fig. la beschrieben ist. Provided that the requirements described above with regard to the threshold voltages for the FATMOS transistor Q2 are met, the flip-flop according to FIG. 15 is suitable for both energy-dependent and energy-independent information storage, including the possibility of information as a function of one To be able to recall keys of the voltage level on the line VDD in the same manner as described for the basic NOVRAM multivibrator with two FATMOS transistors according to FIG.

Analog zu der für die Kippstufe nach Fig. 15 beschriebenen Weise kann die grundlegende NOVRAM-Kippstufe nach Fig. lb ebenfalls so modifiziert werden, dass sie nur von einem FATMOS-Transistor Gebrauch macht, wie es Fig. 17 zeigt. Analogous to the manner described for the flip-flop according to FIG. 15, the basic NOVRAM flip-flop according to FIG. 1b can also be modified such that it only uses one FATMOS transistor, as shown in FIG. 17.

Die beiden verbesserten Schaltungsanordnungen nach den Fig. 15 und 17 sind der Verbesserung zugänglich, die in der Addition eines IGFETs mit fester Schwellenspannung in Serie zu dem jeweiligen einzigen FATMOS-Transistor be- 15 and 17 are amenable to the improvement which results from the addition of a fixed threshold voltage IGFET in series with the respective single FATMOS transistor.

Qi aufweist. Aus den gleichen Gründen, wie sie oben für die Schaltungsanordnung nach Fig. 16 erläutert wurden, sollte die Schwellenspannung des Transistors Q3 wenigstens um 0,5 V höher sein als diejenige von Q5. Qi has. For the same reasons as explained above for the circuit arrangement according to FIG. 16, the threshold voltage of the transistor Q3 should be at least 0.5 V higher than that of Q5.

5 Eine letzte zu behandelnde Verbesserung der NOVRAM-Kippstufe ist schema tisch in den Fig. 19 und 21 dargestellt, während eine Draufsicht und ein Querschnitt durch eine Verwirklichung einer solchen Kippstufe als integrierte Schaltung in den Fig. 20 und 20a erscheint. Bei der in Fig. 19 dargestell-io ten Schaltungsanordnung handelt es sich im wesentlichen um eine Verbesserung gegenüber der NOVRAM-Kippstufe mit nur einem FATMOS-Transistor nach Fig. 15. Es sei angenommen, dass in der oben behandelten Kippstufe nach Fig. 15 der Transistor Q4 anstatt des Transistors Q2 der einzige i5 FATMOS-Transistor ist. Die Schaltungsanordnung nach Fig. 19 unterscheidet sich von dieser angenommenen Ausführungsform dadurch, dass die potentialfreie Elektrode des FATMOS-Transistors Q4 gleichzeitig auch dem dazu in Serie geschalteten IGFET Q3 zugeordnet ist. Die in Fig. 19 darge-20 stellte, resultierende Schaltungsanordnung weist die gleichen Vorteile auf wie die Schaltungsanordnung nach Fig. 15, was auf der Tatsache beruht, dass auch die Schaltungsanordnung nach Fig. 19 nur eine einzige, durchtunnelbare dünne Oxidschicht aufweist. Darüberhinaus ist jedoch die Schaltungs-25 anordnung nach Fig. 19 derjenigen nach Fig. 15 überlegen, weil beide Transistoren Q3 und Q4 in deren rechtem Zweig veränderbare Schwellenspannungen aufweisen, deren Verschiebungen, in Abhängigkeit von einem gegebenen Fixierimpuls, einander unterstützen, weil beide Transistoren von ent-30 gegengesetzter Leitfähigkeit sind. 5 A final improvement of the NOVRAM flip-flop to be dealt with is shown schematically in FIGS. 19 and 21, while a plan view and a cross section through an implementation of such a flip-flop appear as an integrated circuit in FIGS. 20 and 20a. The circuit arrangement shown in FIG. 19 is essentially an improvement over the NOVRAM flip-flop with only one FATMOS transistor according to FIG. 15. It is assumed that in the flip-flop according to FIG. 15 the Transistor Q4 is the only i5 FATMOS transistor instead of transistor Q2. The circuit arrangement according to FIG. 19 differs from this assumed embodiment in that the potential-free electrode of the FATMOS transistor Q4 is also assigned to the IGFET Q3 connected in series with it. The resulting circuit arrangement shown in FIG. 19 has the same advantages as the circuit arrangement according to FIG. 15, which is based on the fact that the circuit arrangement according to FIG. 19 also has only a single, tunnelable thin oxide layer. Furthermore, the circuit arrangement of Fig. 19 is superior to that of Fig. 15 because both transistors Q3 and Q4 have variable threshold voltages in their right branch, the shifts of which, depending on a given fixation pulse, support each other because both transistors of are opposite conductivity.

Bevor im einzelnen auf die Arbeitsweise der verbesserten NOVRAM-Kippstufe nach Fig. 19 eingegangen wird, soll die Art der Herstellung der Transistoren Q3 und Q4 anhand der Fig. 20 und 20a erläutert werden. In Übereinstimmung mit steht, analog zu den oben anhand der Fig. 6 und 7 beschriebe- 35 der Ausbildung der grundlegenden Schaltung, wie sie in den nen NOVRAM-Kippstufen. Die Vorteile der Addition eines IGFETs mit fester Schwellenspannung in Serie zu einem FATMOS-Transistor mit variabler Schwellenspannung sind die gleichen wie sie oben mit Bezug auf die Fig. 6 und 7 beschrieben worden sind. Eine Bedingung, die für den zusätzlichen Transistor mit fester Schwellenspannung, der in den beiden Fig. 16 und 18 mit Q5 bezeichnet ist, einzuhalten ist, besteht darin, dass bei der Anordnung nach Fig. 16 die Schwellenspannung von Q4 um wenigstens etwa 0,5 V höher sein muss als diejenige von Q5. Wenn nämlich die Schwellenspannung von Q4 und Q5 weniger als 0,5 V voneinander entfernt wären, würde die Kippstufe nach einem Fixiervorgang einen unbestimmten Zustand einnehmen, wenn der Fixiervorgang den Transistor Q2 in den Zustand mit niedriger Schwellenspannung, also in den leitenden Zustand gebracht hätte. Der Grund dafür besteht darin, dass dann, wenn der FATMOS-Transistor Q2 leitet, seine Impedanz vernachlässigbar klein ist. Daher ist der Zustand, den die Kippstufe unter dieser Bedingung annehmen wird, vom Verhältnis der Impedanzen der Transistoren Q4 und Q5 bestimmt. Wenn ihre Impedanzen etwa die gleichen wären, weil sie etwa die gleichen Schwellenspannungen besitzen, wäre der Zustand der Kippstufe unbestimmt. Before going into detail on the operation of the improved NOVRAM multivibrator according to FIG. 19, the type of manufacture of transistors Q3 and Q4 will be explained with reference to FIGS. 20 and 20a. In accordance with is, analogous to the 35 described above with reference to FIGS. 6 and 7, the formation of the basic circuit, as in the NEN NO flip-flops. The advantages of adding a fixed threshold voltage IGFET in series to a FATMOS variable threshold voltage transistor are the same as described above with reference to FIGS. 6 and 7. A condition to be met for the additional fixed threshold voltage transistor, designated Q5 in both FIGS. 16 and 18, is that in the arrangement of FIG. 16, the threshold voltage of Q4 is increased by at least about 0.5 V must be higher than that of Q5. Namely, if the threshold voltage of Q4 and Q5 were less than 0.5 V apart, the flip-flop would assume an undetermined state after a fixing process if the fixing process had brought transistor Q2 into the state with the low threshold voltage, i.e. into the conductive state. The reason for this is that when the FATMOS transistor Q2 conducts, its impedance is negligibly small. Therefore, the state that the flip-flop will assume under this condition is determined by the ratio of the impedances of transistors Q4 and Q5. If their impedances were about the same because they had about the same threshold voltages, the state of the flip-flop would be undetermined.

Wenn jedoch die Schwellenspannung von Q4 so gewählt wird, dass sie etwas höher ist als diejenige von Q5, wird die Kippstufe ständig in den einen oder den anderen Zustand geschaltet, wobei der Zustand ausschliesslich von der Schwellenspannung des FATMOS-Transistors Q2 abhängt. Die gleichen Parameter und Vorteile gelten auch für die SchaltungS' However, if the threshold voltage of Q4 is chosen to be slightly higher than that of Q5, the flip-flop is constantly switched to one or the other state, the state depending exclusively on the threshold voltage of the FATMOS transistor Q2. The same parameters and advantages also apply to the circuit S '

Fig. 4 und 4a dargestellt ist, sind die Transistoren Q3 und Q4 in einem N-Substrat 91 hergestellt, in dem sich eine P-Mulde 93 befindet. Ein P+-dotiertes Schutzband 95 ist an der Sub-strat-Oberfläche an dem PN-Übergang gebildet, der sich zwi-40 sehen dem Rand der P-Mulde 93 und dem Substrat 91 befindet. N+-dotierte Source- und Drainzonen 97 und 99 sind in der P-Mulde 93 gebildet und begrenzen den N-Kanal des Transistors Q4. Ähnlich bilden P+-dotierte Source- und Drainzonen 101 und 103 im N-Substrat 91 den P-Kanal des 45 Transistors Q3. Die Oberfläche des Substrats 91 ist von einer Isolierschicht 105 bedeckt, für die eine Oxid-Nitrid-Schicht oder eine Nitridschicht bevorzugt wird, obwohl auch eine reine Oxidschicht brauchbar ist. Die Dicke der Isolierschicht ist über den dotierten Bereichen 97 und 103 vermindert, um 50 die Herstellung von Kontakten 107 und 109 zu diesen Zonen durch Öffnungen in der Oxidschicht zu erleichtern. Der Kontakt 107 dient dazu, die Leitungsspannung Vss an die Sourcezone 97 des Transistors Q4 anzulegen, während der Kontakt 109 dazu dient, die Leitungsspannung VDD an die Sourcezone 55 des Transistors Q3 anzulegen. In der Isolierschicht 105 vergraben befindet sich eine potentialfreie Elektrode 111, die zwei Arme lila und 111b aufweist, die sich von einem gemeinsamen Rumpf zu Stellen zwischen den N+-Zonen 97 und 99 bzw. den P+-Zonen 101 und 103 erstrecken. Der erste Arm 6011 la der potentialfreien Elektrode ist mit einer kleinen Stelle versehen, an der sich die Elektrode senkrecht in Richtung auf das Substrat 91 erstreckt. Diese Stelle befindet sich vorzugsweise über der Drainzone 99 des Transistors Q4. 4 and 4a, the transistors Q3 and Q4 are manufactured in an N-substrate 91, in which a P-well 93 is located. A P + -doped protective tape 95 is formed on the substrate surface at the PN junction, which is located between the edge of the P well 93 and the substrate 91. N + -doped source and drain zones 97 and 99 are formed in the P-well 93 and limit the N-channel of the transistor Q4. Similarly, P + -doped source and drain zones 101 and 103 in the N-substrate 91 form the P-channel of the transistor Q3. The surface of the substrate 91 is covered by an insulating layer 105, for which an oxide-nitride layer or a nitride layer is preferred, although a pure oxide layer is also useful. The thickness of the insulating layer is reduced over the doped regions 97 and 103 in order to facilitate the production of contacts 107 and 109 to these zones through openings in the oxide layer. The contact 107 serves to apply the line voltage Vss to the source zone 97 of the transistor Q4, while the contact 109 serves to apply the line voltage VDD to the source zone 55 of the transistor Q3. A potential-free electrode 111 is buried in the insulating layer 105 and has two arms purple and 111b, which extend from a common trunk to locations between the N + zones 97 and 99 and the P + zones 101 and 103. The first arm 6011 la of the floating electrode is provided with a small point at which the electrode extends perpendicularly in the direction of the substrate 91. This location is preferably located above the drain zone 99 of transistor Q4.

Auf der Oberfläche der Isolierschicht 105 ist eine Gateanordnung nach Fig. 18, bei der es sich um eine Verbesserung 65 Elektrode 115 angeordnet, die sich allgemein oberhalb der der Schaltungsanordnung nach Fig. 17 handelt, die darin be- potentialfreien Elektrode 111 befindet und die ebenfalls zwei steht, dass die Schaltungsanordnung nach Fig. 18 einen zu- Arme 115a und 115b aufweist, die von einem gemeinsamen sätzlichen IGFET Q5 in Serie zu dem FATMOS-Transistor Rumpf ausgehen und zum Steuern der Transistoren Q4 und On the surface of the insulating layer 105 is a gate arrangement according to FIG. 18, which is an improvement 65 electrode 115, which is generally above that of the circuit arrangement according to FIG. 17, the electrode 111 which is potential-free therein and which is also Two stands for the circuit arrangement according to FIG. 18 to have arms 115a and 115b which proceed from a common additional IGFET Q5 in series with the FATMOS transistor body and for controlling the transistors Q4 and

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Q3 dienen. Der Aufbau der Transistoren Q3 und Q4 wird weise der Transistoren entgegengesetzte Wirkungen. Es wird durch ein Metallband 118 vervollständigt, das sich an seinen die Schwellenspannung des Transistors Q3 vermindert, der entgegengesetzten Enden mittels Kontakten 117 und 119 zu Transistor also stärker leitend, wogegen die Schwellenspan-den Drainzonen 99 und 100 der Transistoren Q4 und Q3 er- nung des Transistors Q4 erhöht wird, dieser Transistor also streckt. Das Metallband 118 verbindet demnach die Drainzo- 5 weniger leitend wird, und zwar im wesentlichen um gleiche nen der Transistoren Q3 und Q4 und bildet demnach den I/O- Beträge. Q3 serve. The structure of the transistors Q3 and Q4 becomes wise of the transistors having opposite effects. It is completed by a metal strip 118, which reduces the threshold voltage of the transistor Q3 at its opposite ends, that is to say it is more conductive to the transistor by means of contacts 117 and 119, whereas the threshold voltage drain zones 99 and 100 of the transistors Q4 and Q3 are detected of transistor Q4 is increased, so this transistor stretches. The metal strip 118 accordingly connects the Drainzo 5 becomes less conductive, essentially by the same length as the transistors Q3 and Q4, and accordingly forms the I / O amounts.

Knoten N2 dieses Zweiges. Das Band 118 ist mit einem Fortsatz 118a versehen, der dazu dient, den IO-Knoten mit den Es sei beispielsweise für die Schaltungsanordnung nach Gate-Elektroden der Transistoren Q) und Q2 zu verbinden, Fig. 19 angenommen, dass ursprünglich die Transistoren Qj welche in den Fig. 20 und 20a nicht dargestellt sind. io und Q3 eine P-Kanalspannung von — 1 V haben, wogegen die Die Betrachtung der Fig. 20 und 20a lässt zwei IGFETs Schwellenspannungen der N-Kanal-Transistoren Q2 und Q4 entgegengesetzter Leitfähigkeit erkennen, die dicht gepackt jeweils +1V betragen. Nach einer Fixierung des Betriebszu-und mit einer gemeinsamen potentialfreien Elektrode sowie standes durch Anheben der Spannung VDD auf etwa + 20 V auch einer gemeinsamen Gate-Elektrode versehen sind. Die für die Dauer von etwa 10 |as, befinden sich auf der potentialgemeinsame potentialfreie Elektrode hat nur eine einzige 15 freien Elektrode 111 entweder mehr oder weniger Elektronen durchtunnelbare dünne Oxidschicht, welche durch den Vor- als zuvor, je nach dem Zustand der Kippstufe vor dem Anhe-sprung 113 der Elektrode gebildet wird. Solange an die Schal- ben der Spannung VDD. Unter der Annahme, dass sich Elek-tungsanordnung zwischen den Punkten VDD und Vss normale tronen auf der potentialfreien Elektrode 111 befinden, ändern Spannungen angelegt werden, die nicht zum Verschieben der sich die Schwellenspannungen der Transistoren Q3 und Q4 um Schwellenspannungen ausreichen, arbeiten die beiden Transi- 20 den gleichen Betrag, wobei die Schwellenspannung von Q3 stören Q3 und Q4 als CMOS-Inverter. Wenn die Spannungs- und Q4 und Q4 um den gleichen Betrag, wobei die Schwellendifferenz VDD - Vss auf einen Wert von + 20 V angehoben Spannung von Q3 vermindert und die Schwellenspannung von wird, findet jedoch ein Durchtunneln der dünnen Oxidschicht Q4 erhöht wird. Typische Werte sind + 3 V für die Schwellen-über der Drainzone 99 des Transistors Q4 statt, so dass sich spannung von Q3 vermindert und die Schwellenspannung von Ladungen auf der potentialfreien Elektrode 111 ansammeln. 25 Q3. Als Ergebnis wird beim Wiederanlegen der Betriebsspan-Diese Ladungen haben die gleiche physikalische Wirkung auf nung an die NOVRAM-Kippstufe nach Fig. 19 deren Zu-die Kanalzonen beider Transistoren Q3 und Q4. In beiden Ka- stand durch die neuen Schwellenspannungen der beiden nalzonen befinden sich weniger Elektronen, als dort vorhan- Transistoren Q3 und Q4 bestimmt, und zwar stärker ausge-den wären, wenn Elektronen auf der potentialfreien Elek- prägt als bei der Schaltungsanordnung nach Fig. 15. Dem-trode fehlten, weil die Elektronen auf der potentialfreien 30 nach ist das, was hier realisiert worden ist, im wesentlichen Elektrode eine abstossende Wirkung auf die Elektronen in eine NOVRAM-Kippstufe mit zwei Transistoren, die FAT-den Kanalzonen der Transistoren Q3 und Q4 haben. Da je- MOS-Eigenschaften haben, aber eine potentialfreie Elektrode doch die Transistoren Q3 und Q4 von entgegengesetzter Leit- . mit einer einzigen dünnen Oxidschichtstelle gemeinsam fähigkeit sind, hat dieses Elektronendefizit auf die Arbeits- haben. Node N2 of this branch. The band 118 is provided with an extension 118a, which is used to connect the IO node to the It may be assumed, for example, for the circuit arrangement according to gate electrodes of the transistors Q) and Q2, FIG. 19, that originally the transistors Qj 20 and 20a are not shown. io and Q3 have a P-channel voltage of - 1 V, whereas the consideration of FIGS. 20 and 20a reveals two IGFETs threshold voltages of the N-channel transistors Q2 and Q4 of opposite conductivity, which are tightly packed each + 1V. After fixation of the operating and with a common potential-free electrode and standing by raising the voltage VDD to about + 20 V, a common gate electrode is also provided. The for a period of about 10 | as, are on the potential-free potential-free electrode, only a single 15 free electrode 111 has either more or fewer electrons tunnelable thin oxide layer, which through the before than before, depending on the state of the flip-flop before Jump 113 of the electrode is formed. As long as the shells of the voltage VDD. Assuming that there are electrical arrangements between the points VDD and Vss normal trons on the floating electrode 111, voltages are changed which are not sufficient to shift the threshold voltages of the transistors Q3 and Q4 by threshold voltages, the two transistors work - 20 the same amount, the threshold voltage of Q3 disturbing Q3 and Q4 as a CMOS inverter. However, when the voltage and Q4 and Q4 are increased by the same amount, with the threshold difference VDD-Vss raised to a value of + 20 V, the voltage of Q3 and the threshold voltage is increased, tunneling through the thin oxide layer Q4 is increased. Typical values are + 3 V for the threshold across the drain zone 99 of the transistor Q4, so that the voltage of Q3 decreases and the threshold voltage of charges accumulates on the floating electrode 111. 25 Q3. As a result, when the operating voltage is reapplied, these charges have the same physical effect on the NOVRAM flip-flop as shown in FIG. 19, the closed-channel regions of both transistors Q3 and Q4. In both cases, due to the new threshold voltages of the two salt zones, there are fewer electrons than the transistors Q3 and Q4 determined there, and would be stronger if electrons were embossed on the potential-free electrode than in the circuit arrangement according to FIG. 15. The electrode was missing because the electrons on the potential-free 30, what has been realized here is essentially a repulsive effect on the electrons in a NOVRAM flip-flop with two transistors, the FAT-the channel zones of the transistors Q3 and have Q4. Since each have MOS properties, but a potential-free electrode does have transistors Q3 and Q4 of opposite conductors. ability to work with a single thin oxide layer site has this electron deficit.

C C.

10 Blatt Zeichnungen 10 sheets of drawings

Claims

641 587

PATENT CLAIMS

1. Bistable multivibrator with two branches connected to the poles of a common operating voltage source, in each of which a control element and a load element are connected in series and at least the control or load element is formed by an IGFET, the source-drain path of which is switched into the branch and whose gate electrode is connected to the node between the control element and the load element of the other branch, so that when one of the IGFETs is conductive, the voltage between the nodes approaches the operating voltage and the potentials of the nodes indicate which of the IGFETs is conductive, characterized in that at least one of the cross-connected IGFETs has a threshold voltage which can be varied by increasing the gate voltage above a predetermined level with respect to the potential of one of its other electrodes, so that information stored in the flip-flop in the form of one of its stable states which when the operating voltage is switched off ung lost would be fixable by increasing the operating voltage above the predetermined level.

2. flip-flop according to claim 1, characterized in that the threshold voltage of the at least one IGFET can be changed by increasing its gate-drain voltage up to a predetermined value.

3. flip-flop according to claim 1 or 2, characterized in that it is provided with a device for temporarily increasing the operating voltage to a sufficient value for changing the threshold voltage of the at least one IGFET.

4. flip-flop according to one of claims 1 to 3, characterized in that in each branch the control element is formed by an IGFET, the source-drain path of which is switched into the respective branch and the gate electrode of which is connected to the node of the other branch is connected, and that the IGFET control elements have oppositely variable threshold voltages, so that an increase in the operating voltage above the predetermined level results in opposite shifts in the threshold voltages of the control elements.

5. flip-flop according to claim 4, characterized in that a further IGFET is arranged in each branch, the source-drain path connected in series to the IGFET of the control element and the gate electrode connected to the gate electrode of the control IGFET is.

6. flip-flop according to one of claims 1 to 3, characterized in that in each branch the load element is formed by an IGFET whose source-drain path is switched on in the respective branch and whose gate electrode is connected to the node of the other branch , and that the IGFET load elements have oppositely variable threshold voltages, so that an increase in the operating voltage above the predetermined level results in opposite shifts in the threshold voltages of the load elements.

7. flip-flop according to claim 6, characterized in that a further IGFET is arranged in each branch, the source-drain path in series with the IGFET of the Lastglie-net that the control IGFET with potential-free electrode of the load IGFETs connected is.

8. flip-flop according to one of claims 1 to 3, characterized in that the cross-connected IGFETs form the control elements of the respective branches, that only one of the control elements has a variable threshold voltage and the threshold voltage is variable over a range that the threshold voltage of the other Control IGFETs includes.

9. flip-flop according to claim 8, characterized in that to the source-drain path of the control IGFET with variable threshold, the source-drain path of a further IGFET is connected in series, while the gate electrodes are connected to each other, and that the threshold voltage of the further IGFET is less than the fixed threshold voltage of the other control IGFET.

10. flip-flop according to one of claims 1 to 3, characterized in that the cross-connected IGFETs form the load elements of the respective branches, that only one of the load elements has a variable threshold voltage and the threshold voltage is variable over a range which is the threshold voltage of the other Includes load IGFETs.

11. flip-flop according to claim 10, characterized in that to the source-drain path of the load IGFET with variable threshold voltage, the source-drain path of a further IGFET is connected in series, while the gate electrodes are connected to each other, and that the threshold voltage of the further IGFET is less than the fixed threshold voltage of the other load IGFET.

12. flip-flop according to one of claims 1 to 11, characterized in that at least one of the IGFETs with variable threshold voltage has a potential-free electrode which at least partially overlaps the electrode of the IGFET connected to the node and is separated from this electrode by a thin oxide layer, and that the gate electrode of the IGFET is capacitively coupled to the floating electrode.

13. Flip-flop according to claim 12, characterized in that the operating voltage normally has a value which is below the voltage which is required in order to cause tunneling through the thin oxide layer of the at least one IGFET that there is a device with which a selected IGFET can be brought into the conductive state in order to store information in the flip-flop in a form that is lost when the operating voltage is switched off, and that there is a further device with which the operating voltage can be raised to a second, higher level, sufficient to cause tunneling through the thin oxide layer and thereby a long-term shift in the threshold voltage of this IGFET.

14. Flip-flop according to claim 12, characterized in that at least one of the cross-connected IGFETs forms a control element, that this IGFET is the only one of the flip-flop which has a potential-free electrode which is separated from the electrode connected to the node by a thin oxide layer is that both load elements are formed by fixed threshold voltage IGFETs, that the floating electrode extends from the control IGFET to the channel region of the load IGFET of the same branch, and that the gate electrodes of this control IGFET and this load IGFET are interconnected. _ _ _

15. flip-flop according to claim 14, characterized in that the branch containing the control IGFET with floating electrode contains two additional IGFETs, the source-drain path of which is connected in series with the source-drain path of the control or load IGFETs and whose gate electrodes are connected to the interconnected gate electrodes of the control and load IGFETs.

16. Flip-flop according to one of claims 1 to 15, characterized in that the IGFET with variable threshold voltage is a FATMOS transistor.

17. flip-flop according to one of claims 1 to 15, characterized in that the IGFET with variable threshold voltage is an MNOS transistor.

18. flip-flop according to one of claims 1 to 17, characterized in that the contained in the branches

2nd

5

10th

15

20th

25th

30th

35

40

45

50

55

60

65

3 641587

Load elements are resistors and each branch as a control element that can be tunneled by charges, it understands an IGFET with a variable threshold voltage. other IGFETs with variable threshold

19. flip-flop according to claim 18, characterized in net voltage in the bistable flip-flop according to the invention that the resistors made of polycrystalline silicon can be used. A transistor with changeable stand. 5 threshold voltage, which a potential-free electrode

20. flip-flop according to claim 18, characterized gekennzeich-, which is separated by a thin, tunnelable dielectric that the resistors of transistors are formed from the substrate, is hereinafter referred to as FATMOS-which are connected as depletion load elements. Transistor (floating gate avalanche tunneling MOS trans

21. Method for operating the flip-flop according to one of the sistor). This is an energy-preceding claim, characterized in that i0 independent MOS transistor, which is treated in the following description of the operating voltage during operation of the flip-flop of the accompanying drawing, is kept above the predetermined level, so that it becomes . The resulting bistable multivibrator is referred to as the NOV threshold voltage of the at least one IGFET with a variable RAM multivibrator (non-volatile random access memory) threshold voltage in the two stable states. A NOVRAM flip-flop according to the invention flip-flop assumes a first or second value, so 15 can either a pair of control elements with changeable that after switching off and on again the operating threshold voltage in combination with a pair of load voltage, the flip-flop voltage that of their two stable ones that either resumes from fixed threshold voltage IGFETs that may be through the threshold or resist, or is tuned instead that the variable threshold voltage IGFET consists of a pair of control elements in the form of open-ended IGFETs Had time of switching off the operating voltage. 20 ster threshold voltage and a pair of load elements with variable threshold voltage exist. In any case, an operating voltage or energy-dependent storage of information can take place by applying a loading to both branches. The invention relates to a bistable multivibrator with two driving voltages which is below that which connects the poles of a common operating voltage source to one Change in the threshold values of the transistors closed branches, in each of which a control element and one with variable threshold values is required, and are connected in series in the load element and at least the control element or one or the other control element in the conductive supply or load element of one IGFET (insulated-gate-field-effect stand is brought to thereby form the bistable multivibrator in transistor), the source-drain path of which is switched on in one or the other of its two stable states and the gate electrode of which Bring 30. In this state, the flip-flop becomes a lead node between the control member and the load member of the same as long as the necessary operating voltage is connected to its branches because the other branch, so that when one of the branches is connected.

IGFET s is conductive, the voltage between the nodes themselves. In order to approach the energy-dependent information in the energy-independent operating voltage and to permanently store or fix the potentials of the node-dependent form, it will be shown which of the IGFETs is conductive. 35 the operating voltage applied to the two branches briefly

Characterized by the voltages at the nodes raised to a higher value, which is sufficient in order to achieve the correct switching state of such a multivibrator, the threshold values of the transistors can be changed when the operating voltage is switched off. As a result, thresholds change. As a result, when the operating voltage transistors are switched off or fail with variable threshold values, the two

The information is also lost, which is characterized by the operational but 40 opposite shifts in the threshold state of the flip-flop. However, it is frequently achieved that if the operating voltage requires permanent storage of the information, the flip-flop is removed after the information has been fixed, even if the operating voltage fails after it has been restored, the information that was given before this operation in the Flip-flop switched is available, as has been the case with non-volatile memories, in the form of the threshold voltage ratio. However, the previously known hard drives have retained the 45 shifts. If afterwards the operating chip disadvantage that information is not immediately re-created in it when the flip-flop is used, the branch, demand, can be re-registered. which contains the transistor whose threshold voltage is