CH616013A5 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine Datenverarbeitungsanlage mit einem Prozessor und einem Hauptspeicher, welche Einrichtungen zur wechselnden Bearbeitung verschiedener Aufgaben aufweist.

Eine Aufgabe ist hier definiert als Abschnitt eines ausführbaren Programms, der in einer vorgegebenen Umgebung vorliegt, in der er auszuführen ist. Diese vorgegebene Umgebung schliesst im allgemeinen einen kompletten Zustandsdatensatz ein, der zur Aufgabe gehört. Dieser Zustandsdatensatz kann die Befehlsadresse, Registerinhalte und sonstige Steuerinformation für den Ausführungsstatus der Aufgabe enthalten.

In herkömmlichen Datenverarbeitungsanlagen war es üblich, diese Information nur durch Programmierung zusam-menzugruppieren, d. h., das Aufgabenverwaltungsprogramm hält im Hauptspeicher einen Datenblock, der die obenerwähnten Parameter definiert. Die bisher bekannten Schaltungseinrichtungen (Hardware) berücksichtigen diesen jedoch nicht als eine Einheit der Aufgabensteuerung. Statt dessen werden einzelne Befehle geben, wodurch z. B. Beispiel Allgemeinregister geladen werden können, die Befehlsadresse geladen werden kann und bestimmte Steuerinformationen bereit gestellt werden können. Da dieser ganze Informationsblock jedesmal geändert werden muss, wenn die laufende Aufgabe geändert wird, wird dieser Prozess sehr zeitaufwendig. Ausserdem führt die grosse Anzahl von zur separaten Behandlung eines jeden Informationsteiles erforderlichen Befehls zur Benutzung sehr viel Speicherraumes zur Verwaltung der Informationsübertragung, und bietet auch Fehlermöglichkeiten in der Programmierung.

Der Erfindung liegt die Aufgabe zugrunde, hier eine Verbesserung zu schaffen und Einrichtungen für eine Datenverarbeitungsanlage anzugeben, mit denen der Aufruf verschiedener Aufgaben, deren Prioritätsauswahl sowie Eingliederung in bzw. Entnahme aus Wartepositionen schneller als bisher vorgenommen werden können, durch die weniger Platz im Hauptspeicher gebraucht wird, und durch welche die Programmierung für die Aufgabendisposition weniger fehleranfällig wird.

Der Gegenstand der Erfindung ist den Patentansprüchen zu entnehmen.

Die vorliegende Erfindung bringt eine verbesserte Lösung durch Schaltungseinrichtungen für Datenverarbeitungsanlagen zur Manipulation der Blöcke von Aufgabensteuerinforma-tion, nachfolgend Stufenstatusblöcke genannt. Die Verbesserung wird beschrieben im Zusammenhang mit einem Datenverarbeitungssystem mit mehreren untereinander bevorrechtigten

Prioritätsunterbrechungsstufen, von denen jede ihren eigenen Satz von Maschinenregistern und Statusinformation hat, entsprechend der Darstellung in den US-Patentschriften Nr. 3 825 902 und 3 905 025. Die Verbesserung ist jedoch ebenso für ein Datenverarbeitungssystem ohne derartige Prioritätsstufen geeignet.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschliessend näher beschrieben. Es zeigen:

Fig. 1 Ein Blockdiagramm eines Datenverarbeitungssystems, in dem die vorliegende Erfindung beschrieben wird,

Fig. 2A-2H Die Hauptbestandteile und den Datenfluss des bevorzugten Ausführungsbeispiels eines die vorliegende Erfindung enthaltenden Prozessors,

Fig. 3 Eine Übersicht zur Darstellung des Zusammenwirkens einiger wichtiger Elemente der vorliegenden Erfindung,

Fig. 4 eine Übersicht des Inhalts der Stapelregister aus Fig. 2G und Fig. 3,

Fig. 5 In einem Blockdiagramm die Verbindungen zwischen den verschiedenen Stufenregistern und einer damit zusammenarbeitenden Unterbrechungsbehandlungseinrichtung,

Fig. 6 Schematisch die Festspeichersteuerung (ROS-Steue-rung) des in Fig. 2A bis 2H gezeigten Prozessors,

Fig. 7 Das Format der Mikroprogramminstruktionen, Fig. 8 Die Taktierungsgrundsignale für die Ausführung des Mikroprogrammes,

Fig. 9 Eine Übersicht der verschiedenen Bereiche im Fest-Speicher des vorliegenden Prozessors,

Fig. 10 und 11 Die für einen als Beispiel gezeigten Maschinenbefehl «Direkt Addieren» ausgeführte Mikroprogrammroutine bzw. die Taktgrundzyklen für diese Routine,

Fig. 12 Die Taktierung der Speicherzyklen,

Fig. 13 und 14 Taktierungsdiagramme für die Ausführung des letzten Mikroprogrammwortes in jeder Maschinenbefehlsausführungsroutine, und

Fig. 15 Bestimmte Teile der Steuerschaltung für bedingte Verzweigungen die im beschriebenen Ausführungsbeispiel benutzt wird.

Fig. 1 zeigt ein Übersichtsblockdiagramm eines Systems, in dem die vorliegende Erfindung verwendbar ist. Der Prozessor 1 ist das Hauptelement des Systems und ist im einzelnen in den Fig. 2A bis 2H dargestellt. Er führt Befehle aus und steuert die Signale auf den beiden Hauptschnittstellen des Systems, nämlich der Eingabe/Ausgabe-Schnittstelle 2 und der Speicher/ Übersetzerschnittstelle 3.

Mehrere Eingabe/Ausgabe-Geräte 4-1 bis 4-n sind mit der E/A-Schnittstelle 2 über entsprechende Geräteanschlüsse 5-1 bis 5-n verbunden. Die Geräteanschlüsse 5-1 bis 5-n steuern zusammen mit dem Prozessor die Datenübertragung zwischen dem Prozessor 1 und den E/A-Geräten 4-1 bis 4-n.

Die Speicher-Übersetzer-Schnittstelle 3 koppelt den Prozessor 1 mit einem Hauptspeicher 8 und einem Verschiebungsübersetzer 9 (Adressübersetzer). Eine Schnittstelle 11 koppelt den Adressübersetzer 9 mit einem asynchronen Speicher 10. Der Hauptspeicher 8 enthält einen inneren Speicherteil 14 (Innenspeicher) und einen äusseren Speicherteil 15 (Aussen-speicher). Eine Schnittstelle 12 koppelt den Prozessor 1 mit dem Hauptspeicher 8, um die Datenübertragung zwischen dem Prozessor und dem inneren Speicher 14 zu steuern. Eine Schnittstelle 13 koppelt den Hauptspeicher 8 mit dem Adressübersetzer 9, um die Datenübertragung zwischen dem Prozessor 1 und dem äusseren Speicher 15 zu steuern. Eine Bedienkonsole 6 ist mit dem Prozessor über eine Schnittstelle 7 gekoppelt.

Die Schnittstelle 2 enthält eine E/A-Adresssammelleitung, eine E/A-Datensammelleitung und führt E/A-Schnittstellensteu-ersignale, die noch genauer im Zusammenhang mit Fig. 2 beschrieben werden. Die Schnittstelle 3 enthält eine Haupt-

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speichersammelleitung und Steuersignalsammelleitungen zwischen Prozessor und Übersetzer. Die Schnittstellen 12 bzw. 13 sind der Weg für die Innenspeichersteuersignale und die Aus-senspeichersteuersignale während der Datenübertragungen. 5 Die Schnittstelle 11 enthält eine Datenausgarigssammelleitung und eine Dateneingangssammelleitung zusammen mit Schnitt-stellensteuersignalleitungen. Soweit diese Schnittstellen mit der vorliegenden Erfindung zu tun haben, werden sie nachfolgend beschrieben.

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Datenfluss im Prozessor (Fig. 2A bis 2H)

Der Prozessor enthält ein Rechenwerk (ALU) 51 (Fig. 2E) konventioneller Bauweise. Ein Paar Eingangsregister ist für da Rechenwerk 51 vorgesehen, und zwar das WA-Register 52 une i5 das Y-Register 53, und diese Register sind über die Sammelleitungen 54 und 55 mit dem Rechenwerk 51 verbunden. Das Rechenwerk 51 hat eine Ausgangssammelleitung 56, die mit der Prozessorsammelleitung 57 über das UND-Glied 58 verbunden ist. Die Prozessorsammelleitung 57 ist an die Register 20 52 und 53 durch die UND-Glieder 60 und 61 gekoppelt zur Lieferung der Eingabedaten an das Rechenwerk 51.

Die Prozessorsammelleitung 57 wirkt als Hauptdatensammelleitung für Quellen und Bestimmungsdaten. Daher ist jede als Quelle wirkende Funktionseinheit des Prozessors mit der 25 Prozessorsammelleitung 57 über ein UND-Glied verbunden und jede Funktionseinheit des Prozessors l,die Bestimmungseinheit (Empfangseinheit) sein kann, ist mit der Prozessorsammelleitung über ein anderes UND-Glied verbunden. Die meisten Funktionseinheiten des Systems wirken sowohl als Quelle 30 wie auch als Bestimmung für Daten und sind daher mit der Prozessorsammelleitung 57 durch Quellen-UND-Glieder und durch Bestimmungs-UND-Glieder verbunden.

Die Prozessorensammelleitung 57 ist an ein Z-Register 65 angeschlossen über ein Bestimmungs-UND-Glied 66 und ein 35 Quellen-UND-Glied 67, an ein Prozessorspeicherdatenregister 70 über ein Bestimmungs-UND-Glied 71 und ein Quellen-UND Glied 72, an einen Zähler 75 durch ein Bestimmungs-UND-Glied 76 und ein Quellen-UND-Glied 77, an einen Registerstapel 80 durch ein Bestimmungs-UND-Glied 81 und ein Quellen-40 UND-Glied 82, an ein Adressschlüsselregister 85 durch ein Bestimmungs-UND-Glied 86 und ein Quellen-UND-Glied 87, an ein Stufenstatusregister 90 durch ein Bestimmungs-UND-Glied 91 und ein Quellen-UND-Glied 92 und an ein Prozessorspeicheradressregister 95 durch ein Bestimmungs-UND-Glied 45 96 und ein Quellen-UND-Glied 97.

Die Prozessorsammelleitung 57 ist an die Konsole 6 (Fig. 2A) angeschlossen durch ein Quellen-UND-Glied 100 und eine Schnittstellensammelleitung 7a. Daten werden von der Prozessorsammelleitung 57 an die Konsole gerichtet über das so UND-Glied 66, das Z-Register 65 und die Schnittstellensammelleitung 7b. Ein Operationsregister 101 (Fig. 2F) ist an die Prozessorsammelleitung 57 angeschlossen über Quellen-UND-Glied 102. Operationscode werden im OP-Register 101 vom Prozessorspeicherdatenregister 70 über ein UND-Glied 103 55 gespeichert. Ein Stapeladressregister 105 (Fig. 2G) ist mit der Prozessorsammelleitung 57 über ein Bestimmungs-UND-Glied 106 verbunden. Ein Adressregister 107 für den aktiven (laufenden) Befehl ist mit der Prozessorsammelleitung 57 über ein Quellen-UND-Glied 109 verbunden. Der Eingang des Registers 60 1 07 wird auf den Ausgang des Registerstapels 80 durch eine Sammelleitung 108 gekoppelt. Eine Speicherschutzanordnung 110 (Fig. 2H) ist mit der Prozessorsammelleitung 57 durch das Bestimmungs-UND-Glied 111 und das Quellen-UND-Glied 112 verbunden.

65 Ein Programmstatuswortregister (PSW-Register) 115 ist mit seinem Ausgang 116 an die Prozessorsammelleitung 57 angeschlossen über ein UND-Glied 117. Die Eingangssignale zum Register 115 kommen von verschiedenen Systemprüfein-

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gangsleitungen 120, von einem Schlüsselvergleichsregister 121 und von einer Speicherprüfbedingungssammelleitung 136.

Eingangssignale zum Schlüsselvergleichsregister 121 werden vom Speicherschutzregister 110 über die Ausgangssammelleitung 125 der Einrichtung 110 und von einer Schlüssel-wahl-Logikschaltung 126 über eine Sammelleitung 127 geliefert. Der Ausgang 128 vom-Register 85 ist auf einen Eingang der Schaltung 126 gekoppelt, deren zweiter Eingang 129 von den Cycle-Steal-Schutzkippgliedern 130 (Fig. 2D) kommt. Die Eingangssammelleitung 129 von den Kippgliedern 130 ist auch mit dem Register 90 gekoppelt. Den Ausgang der Schlüsselwahl-Logikschaltung 126 wird auch auf den Hauptspeicher 8 und den Adressübersetzer 9 durch die Ausgangssammelleitung 127 gekoppelt, die einen Teil der Schnittstelle 3 zwischen Speicher und Ubersetzer bildet.

Die Schnittstelle 3 enthält auch eine Synchronisationssammelleitung 135 (Fig. 2H), eine Prüfbedingungssammelleitung 136, eine Adresssammelleitung 137 und die Eingabe- und Ausgabesammelleitungen 138 und 139. Der Ausgang 140 des Prozessorspeicheradressregisters 95 ist über das UND-Glied 141 mit der Adresssammelleitung 137 gekoppelt. Das Cycle-Steal-Speicheradressregister 142 ist mit seinem Ausgang 143 über das UND-Glied 144 an die Adresssammelleitung 137 angeschlossen.

Der Eingang eines Null-Detektors 150 (Fig. 2C) ist mit der Prozessorsammelleitung 57 gekoppelt und der Ausgang 151 mit der Steuerschaltung 152 für bedingte Verzweigungen (Fig.2A). Der Ausgang 151 des Null-Detektors 150 ist ausserdem mit dem Eingang einer Ergebnisanzeigeschaltung 153 (Fig. 2G) verbunden. Ein zweites Eingangssignal 154 zur Ergebnisanzeigeschaltung 153 wird abgeleitet von einem Ausgangssignal des Prozessors 51. Die Prozessorsammelleitung 57 bildet auch einen Eingang zur bedingten Verzweigungsschaltung 152.

Der Ausgang 160 des Zählers 75 (Fig. 2F) liefert Eingangssignale zu einem Anhalte-E/A-Decodierer 161 und zu den Cycle-Steal-Speicheradressregistern 142. Der Ausgang 162 des Decodierers 161 ist mit einer Schnittstellensteuerschaltung 239 (Fig. 2D) verbunden. Die Eingangsdatensammelleitung 138 vom Hauptspeicher ist mit dem Prozessorspeicherdatenregister 70 (Fig. 2E) über ein UND-Glied 165 und mit dem Cycle-Steal-Speicherdatenregister 166 über ein UND-Glied 167 verbunden. Der Ausgang 168 vom Prozessorspeicherdatenregister 70 ist mit der Ausgangsdatensammelleitung 139 zum Hauptspeicher verbunden über ein UND-Glied 169. Das Register 166 ist über ein UND-Glied 170 mit der Sammelleitung 139 gekoppelt. Die Ausgänge der Register 70 und 166 sind ebenfalls mit der Speicherparitätsprüfschaltung 171 (Fig. 2F) verbunden. Die Prüfschaltung 171 liefert Paritätsbits auf die Ausgangsdatensammelleitung 139, wenn kein Paritätsfehler vorliegt, und sie gibt ein Ausgangssignal auf die Leitung 173, wenn ein Speicherparitätsfehler erkannt wird.

Ein Maskenregister 175 (Fig. 2A) ist mit der Prozessorsammelleitung 57 (Bits 12,13) über die Eingangs- und Ausgangstore 176 und 177 verbunden. Der Ausgang 178 des Maskenregisters 175 ist auch mit einem Aktivstufenregister 181 über die Treiberschaltungen 180 und eine Sammelleitung 182a verbunden.

Ein Vorwahlstufenregister 185 ist mit der Prozessorsammelleitung 57 (Bits 14,15) über den Eingang gekoppelt. Ein Ausgang 185a des Registers 185 ist mit dem Stapel-Adressregister 105 (Fig. 2G) über eine Torschaltung 185b verbunden. Der Ausgang 185a ist ausserdem mit dem Aktivstufenregister 181 über die Decodierschaltung 190 und den Ausgang 191 der Decodier-schaltung 190 verbunden. Der Ausgang 192 des Aktivstufenregisters 181 ist mit dem Festspeicher-Adressregister (ROSAR) 193 (Fig. 2B) einer Mikroprogrammsteuerung 200 des Prozessors 1 verbunden. Der Ausgang 181a des Registers 181 ist mit dem Stapel-Adressregister 105 über eine Torschaltung 181b verbunden, wobei durch den Codierer 181c eine Reduzierung von vier auf zwei Bits erfolgt.

Die Mikroprogrammsteuerung 200 enthält einen Festspeicher (ROS) 201, der mit der Prozessorsammelleitung 57 über ein ROS-Ausgabedatenregister 202 und ein Quellen-UND-5 Glied 203 verbunden ist. Ein zweiter Ausgang 204 des ROS-Ausgabedatenregisters 202 ist mit einer Quellen-Decodier-schaltung 205, einer Bestimmungs-Decodierschaltung 206,

einer Speichersteuer-Decodierschaltung 207, einer Rechen-werk-Funktions-Decodierschaltung 208, weiteren Steuerdeco-io dierschaltungen 209 und dem Festspeicher-Adressregister (ROSAR) 193 verbunden.

Die Adresse für den Festspeicher ROS 201 wird vom s

ROSAR 193 über die Sammelleitung 212 zu einer Adressdeco- v dierschaltung 213 gegeben. Die Eingänge eines ersten Verbin- £ i5 dungsregisters 210 und eines zweiten Verbindungsregisters 211 sind mit dem ROSAR 193 über die Sammelleitung 212 gekoppelt. Diese Register haben Ausgänge 214,215. Das Prozessorspeicherdatenregister 70 (Fig. 2E) bildet einen weiteren Eingang zum ROSAR 193 über die Sammelleitung 73. Die bedingte 20 Verzweigungsschaltung 152 bildet einen Eingang zum ROSAR 193 über die Sammelleitung 216.

Die Quellen-Decodierschaltung 205 enthält die Ausgangs-quellensteuerleitungen 231, über die die verschiedenen Quellen-UND-Glieder (wie das UND-Glied 102) für den Zugriff zu 25 Quellendaten gesteuert werden. Der Bestimmungsdecodierer 206 enthält Ausgangsbestimmungssteuerleitungen 232, die verschiedene Bestimmungs-UND-Glieder (wie das UND-Glied 76) zur Weitergabe von Bestimmungs-Daten an die richtigen Register oder andere Funktionseinheiten steuern. Die Rechenwerk-30 Funktions-Decodierschaltung 208 enthält Rechenwerk-Funk-tionssteuerleitungen 233, über die die verschiedenen Funktionen des Rechenwerks während der Prozessorzyklen gesteuert werden. Die Bestimmungssteuerungen, Quellensteuerungen und Rechenwerk-Funktionssteuerungen werden nachfolgend 35 noch insoweit genauer beschrieben, als sie mit der Erfindung der vorliegenden Anmeldung zu tun haben.

Die Speichersteuer-Decodierschaltung 207 hat einen Ausgang 235, der mit einer Speichersteuerschaltung 236 verbunden ist, die einen zweiten Eingang 237 aufweist, der mit der Deco-40 dierschaltung 209 verbunden ist, und einen dritten Eingang 238 von der Kanalschnittstellensteuerschaltung 239 (Fig. 2D). Die Sammelleitung 238 ist in beiden Richtungen benutzbar (Zwei-richtungs-Leitung) und wird während der Datenübertragungen zwischen den E/A-Geräten 4-1 bis 4-10 und dem Prozessor 1 45 benutzt. Die Schnittstellensammelleitung 12 und die Synchronisationssammelleitung 135 sind beide mit der Speichersteuer-schaltung 236 gekoppelt.

Die Decodierschaltungen 209 haben einen Statussteuerausgang 240, einen Abtastunterbrechungs-Anforderungsausgang 50 241 und einen Fehleranzeigeausgang 242. Ausserdem ist ein Ausgang 243 von den Decodierschaltungen 209 mit den Taktsteuerschaltungen 245 (Fig. 2C) gekoppelt. Ein Kristalloszilla-tor 246 liefert Signale an einen Frequenzteiler 247, der seinerseits mit dem Eingang der Taktsteuerung 245 gekoppelt ist und 55 die Taktimpulse für den Datenfluss und die Steuerungen des Prozessors 1 liefert. Diese Taktimpulse für den Datenfluss und die Steuerungen des Prozessors werden über die Ausgangsleitungen 248-1 bis 248-n der Taktsteuerschaltung 245 geliefert. Die Synchronisationssammelleitung 135 ist mit der Taktsteuer-Schaltung 245 gekoppelt. Sie ist eine Zweirichtungs-Übertra-gungsleitung.

Die Kanalschaltungsanordnung 250 (Fig. 2A, 2D) wird anschliessend im einzelnen beschrieben. Sie enthält mehrere Treiber- und Empfängerschaltungen 251 bis 256, die mit den m verschiedenen Einzelleitungen und Sammelleitungen der E/A-Schnittstelle 2 gekoppelt sind. Der Empfänger 251 ist mit einer Anforderungseingangssammelleitung 261 (Bits 0 bis 3) gekoppelt, der Empfänger 252 mit einer Anforderungsein

gangssammelleitung 262 (Bit 16). Eine Gruppe von Treiber- und Empfängerschaltungen 253 ist mit der Aufrufleitung 263, der Aufrufrückleitung 264 und der Bündelrückleitung 265 verbunden. Die Treiberschaltung 254 ist mit der Aufrufidentifiziersammelleitung 266 (Bits 0 bis 4) gekoppelt. Die Treiber- und Empfängerschaltungen 255 sind mit den Leitungen 267-1 bis 267-10 verbunden, bei denen es sich um die Leitungen für das Serviceschaltsignal, das Serviceschalt-Rücksignal, das Adressschaltsig-nal, das Adressschalt-Rücksignal, das Datentastsignal, das Anhalte- oder Maschinenfehlersignal, das Systemrückstellsig-nal, das Wort/Byte-Anzeigesignal, das Eingangs/Ausgangsan-y.eigesignal und die Leitungen für die Bits 0 bis 3 der Cycle-Steal-Zustandssammelleitung handelt. Die Empfänger 256 sind mit der Bedingungscode-Eingangssammelleitung 268 (Bits 0 bis 1) verbunden. Die E/A-Schnittstelle 2 enthält auch eine Datensammelleitung 269, eine Adressammelleitung 270 (Bits 0 bis 15) und eine Adresssammelleitung 272 (Bits 16) sowie eine Strom-einschalt-Rückstelleitung 271.

Die Datensammelleitung 269 ist mit dem Eingang einer E/A-Schnittstellen-Paritätsprüf- und Paritätsgeneratorschaltung 275 verbunden. Die Schaltung 275 enthält einen ersten Ausgang 276, der Paritätsbits an die E/A-Schnittstellen-Daten-sammelleitung 269 liefert, wenn kein Fehler in den von dem E/A-Gerät an den Prozessor 1 übertragenen Daten vorliegt. 1 Die Schaltung 275 enthält einen zweiten Ausgang 277, der ein Signal liefert, wenn ein Paritätsfehler auf der Datensammelleitung 269 auftritt. Die Datensammelleitung 269 ist mit der Prozessorsammelleitung 57 über ein Quellen-UND-Glied 278 verbunden. Die Datensammelleitung 269 ist mit dem Eingang des Cycle-Steal-Speicherdatenregister 166 über das UND-Glied 280 und mit dem Ausgang dieses Registers über das UND-Glied 279 sowie mit dem Ausgang 55 des Y-Registers 53 über das UND-Glied 281 verbunden.

Die Adresssammelleitung 270 ist mit dem Eingang des Cycle-Steal-Speicheradressregisters 142 und mit dem Ausgang des Zählers 75 über eine Torschaltung 273 gekoppelt.

Der Ausgang 182b der Empfängerschaltung 251 ist mit einem Eingang des Registers für die aktive Stufe (181) über ein UND-Glied 187c gekoppelt, dessen anderer Eingang der Maskentreiberausgang 182a ist. Die Treiber-und Empfängerschaltungen 252,253,254 sind mit einer Aufruffolge-Steuerschaltung 285 gekoppelt. Das Register 181 für die aktive Stufe bildet einen weiteren Eingang für die Schaltung 285 über den Ausgang 181a. Eine Anforderungsbestätigungsleitung 286 bildet einen weiteren Eingang zur Aufruffolge-Steuerschaltung 285, die ebenfalls mit der Schnittstellensteuerschaltung 239 über eine Leitung 289 verbunden ist. Eine Steuerschaltung 288 für die Schnittstellen-Folgesteuerung und zur Zeitlimitierung (Abschaltung nach vorgegebener Maximalzeit) ist mit der Aufruffolge-Steuerschaltung 285 über eine Leitung 287 verbunden. Die Stromeinschalt-Rückstelleitung 271 bildet einen weiteren Eingang für die Steuerschaltung 285.

Die Leitungen 290-1 bis 290-10 koppeln die Treiber- und Empfängerschaltungen 255 mit der Schnittstellensteuerschal-| tung 239.

! Die Prozessorsammelleitung 57 ist 16 Bit breit und dient zur | Informationsübertragung zwischen Quellen- und Bestimmungseinheiten im Datenfluss des Prozessors, die durch Mikroprogrammsteuerung ausgewählt sind.

Das Operationsregister (OP-REG) 101 ist 16 Bits lang und enthält das erste Befehlswort einschliesslich der Registeradressargumente für den Registerstapel 80 während der Befehlsde-codierung. Es wird ausserdem als Datenzwischenregister benutzt, wenn es nicht das erste Befehlswort enthält. Sein Ausgang ist eine der Quellen für die Prozessorsammelleitung 57. Es empfängt seine Daten vom Speicherdatenregister 70.

Das Rechenwerk ist 16 Bit breit und führt arithmetische und logische Funktionen aus nach Vorschrift durch die Befehle.

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Sein Ausgang 56 ist eine weitere Quelle für die Prozessorsammelleitung 57. Es empfängt seine Eingangsdaten vom WA-Register 52 und vom Y-Register 53.

Das WA-Register 52 ist 16 Bits lang. Es ist der primäre Eingang für das Rechenwerk 51 für arithmetische ùnd logische Operationen. Es empfängt seine Eingangsdaten als Bestimmungseinheit von der Prozessorsammelleitung 57.

Das Y-Register 53 ist 16 Bits lang. Es ist der Sekundäreingang für das Rechenwerk 51 für arithmetische und logische Operationen. Mit dem WA-Register 52 zusammen übernimmt es die Verschiebung bei Doppelwort-Schiebeoperationen. Es empfängt seine Eingangsdaten als Bestimmungseinheit von der Prozessorsammelleitung 57. Dieses Register 53 stellt auch die Datenbahn dar für ausgehende Daten an die E/A-Datensam-melleitung 269 für die direkten E/A-Operationen unter Programmsteuerung.

Das Prozessorspeicherdatenregister (PROZ.-SDR) 70 ist 16 Bits lang, und durch dieses Register werden alle Daten vom und zum Hauptspeicher (mit Ausnahme der Cycle-Steal-Daten) übertragen. Das erste Wort eines jeden Befehles, der vom Hauptspeicher 8 geholt wird, wird durch dieses Register 70 in das OP-Register 101 übertragen. Während anderer Prozessoroperationen dient das Register 70 auch als Datenzwischenspeicher. Es kann daher seine Eingabedaten als Bestimmungseinheit von der Prozessorsammelleitung 57 empfangen, und es gibt Daten als Quelle auf dieses Prozessorsammelleitung 57 aus.

Das Cycle-Steal-Speicherdatenregister(CS-SDR) 166 ist 16 Bits lang, und durch dieses Register werden alle Daten vom und zum Hauptspeicher 8 über die E/A-Datensammelleitung 269 und über die Speichereingabe- oder Ausgabesammelleitung 138 bzw. 139 während der Cycle-Steal-Operationen übertragen.

Die acht wertniederen Bits des 16 Bit langen Zählers 75 werden bei Protokollierung der verschiedenen Prozessoroperationen als Zähler und auch als vorübergehendes Speicherregister für andere Prozessoroperationen benutzt. Es handelt sich daher um eine Quelle- und Bestimmungseinheit für die Prozessorsammelleitung 57 und wird auch zum Festhalten der Geräteadresse für die Gerätewahl benutzt. Der E/A-Befehl wird über die Torschaltung 273 an die E/A-Adresssammellei-tung 270 während der direkten Programmsteueroperationen geleitet.

Das Prozessorspeicheradressregister (PROZ.-SAR) 95 ist ein 16 Bit langes Register, in dem primär die Hauptspeicheradresse festgehalten wird. Der Inhalt des Registers wird über die Torschaltung 141 an die Speicheradresssammelleitung 137 für Speicherzugriffe während der normalen Verarbeitung und der direkten Programmsteueroperationen übertragen. Ausserdem dient dieses Register als vorübergehendes Speicherdatenregister, wenn es nicht für die Adressierung des Hauptspeichers benutzt wird.

Das Cycle-Steal-Speicheradressregister (CS-SAR) 142 ist 16 Bits lang und hält die über die E/A-Adresssammelleitung 270 vom E/A-Gerät während der Cycle-Steal-Datenübertragungs-operationen übertragene Hauptspeicheradresse. Der Registerinhalt wird über die Torschaltung 141 an die Speicheradresssammelleitung 137 nur für Speicherzugriffe im Cycle-Steal-Ver-fahren übertragen.

Das 16 Bit lange Z-Register 65 dient hauptsächlich zum Festhalten der Daten für die Bedienungsdatenanzeige (nicht dargestellt) der Konsole 6. Es wird ausserdem als vorübergehendes Speicherregister bei anderen Prozessoroperationen benutzt und ist Quellen- und Bestimmungseinheit für die Prozessorsammelleitung 57.

Der Registerstapel 80 in Fig. 3 ist eine Anordnung monolithischer bistabiler Speicherglieder (Kippglieder) zum Festhalten der Registerinhalte des Stufenstatus (SSR), des Adressschlüssels (ASR) und der Befehlsadresse (BAR) für jede der

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vier Unterbrechungsstufen. Er enthält ausserdem Arbeitsregister, die vom Mikroprogramm benutzt werden, d. h., TEMP, TEMP 1...TEMP 3, DBUF, SOA 1, SOA 2, sowie Register zur Rettung (Abspeicherung) der aktiven Stufe und des Adressschlüssels, organisiert nach Darstellung in Fig. 3.

Die Register TEMP und TEMP 1...TEMP 3 enthalten vom Mikroprogramm w.ährend der normalen Verarbeitung benutzte Kurzzeitdaten. SOA 1 enthält die manuell eingegebene Adresse, die für die Adress-Stoppoperationen zu benutzen ist. SOA 2 enthält den Konsolenspeicherschlüssel in den unteren drei Bits, die übrigen Bits sind Null. Das DBUF-Regi-ster ist der Konsolendatenpuffer. Der Inhalt dieses Puffers speist die Datenanzeiger (nicht dargestellt) auf der Konsole 6. Das Register für die aktive Stufe enthält die Kennzeichnung der Stufe, die bei Eintritt des Stoppzustandes aktiv war. Das ASR-Register enthält eine Kopie des Adressschlüssels der aktiven Stufe. -

Die Daten in den Registern SSR, ASR, und BAR des Stapels 80 für die aktive Stufe werden ebenfalls in zugeordneten, als separate Schaltungen ausgebildeten Registern 90,85,107 aus Leistungsgründen festgehalten, d. h., um die Anzahl der Stapelzugriffe zu reduzieren. Der Stapel 80 des Ausführungsbeispiels besteht aus zwei Gruppen zu je 64x9 Speicherplätzen in Parallelschaltung zur Bildung einer Speichergruppe von 64x18 Speicherplätzen.

Das Stapeladressregister 105 ist ein sechs Bit langes Register zur Adressierung des Stapels 80. Die Eingangsdaten zum Register 105 kommen von einer Addierschaltung 320 über ein Stapelverbindungsregister 321 und eine Torschaltung 322, vom Register 185 für die vorgewählte Stufe über die Sammelleitung 30 185a und die Torschaltung 185b, vom Register 181 für die aktive Stufe über die Sammelleitung 181a und die Torschaltung 181 b, vom OP-Register 101 über die Sammelleitung 101 a und dieTorschaltung 101b, und von der Prozessorsammelleitung 57. Das Stapeladressregister 105 wird von der Prozessorsammelleitung 57 über die Torschaltung 106 geladen.

Das separate Stufenstatusregister (SSR) 90 ist ein 16 Bit langes separates Register zum Festhalten des aktiven Stufenstatus. Während der Arbeit auf einer bestimmten Stufe ändert sich der Inhalt des Registers SSR 90 aufgrund arithmetischer und 4<> logischer Operationen. Das Aktivstufenregister im Registerstapel 80 bleibt unverändert, bis ein Stufenwechsel erfolgt. Zu diesem Zeitpunkt wird der Inhalt des SSR-Registers 90 in das SSR-Register im Registerstapel 80 der verlassenen Stufe gesetzt, und der neue Stufenstatus vom Registerstapel 80 wird in das 45 SSR-Register 90 gesetzt.

Ein Teil des Inhaltes des SSR-Registers 90 ist folgender:

Tabelle 1

Stufenstatusregister Bit 0

Bedeutung Geradeanzeiger

1 Übertragsanzeiger

2 Überlaufanzeiger

3 Anzeiger negatives Ergebnis

4 Anzeiger Null-Ergebnis

8 Überwachungszustand

9 In Verarbeitung Zustandssteuerungen

10 Protokollierung

11 Summenmaske

Die Ergebnisanzeiger werden von den Programmen für die Entscheidungsfindung benutzt.

Die Anzeige für «Gerade», «Übertrag» und «Überlauf» werden auch bei E/A-Operationen benutzt, um die an den Prozessor 1 von den E/A-Geräten 4-1 bis 4-n gesendeten Bedingungscodes festzuhalten.

Während der Ausführung eines E/A-Befehls werden folgende Bedingungscodewerte den Anzeigern für «Gerade»,

«Übertrag» und «Überlauf» zugeordnet:

Tabelle 2

Bedin- Gerade Übertrag Überlauf Bedeutung gungs-Code

0

0

0

0

Gerät nicht

angeschlossen

1

0

0

1

Belegt

2

0

1

0

Belegt nach Rückstellung

3

0

1

1

Kommandozurückwei

sung

4

1

0

0

Eingreifen erforderlich

5

1

0

1

Schnittstellendatenprü-

fung

6

1

1

0

Steuerung belegt

7

1

1

1

Zufriedenstellend

■ Während der Unterbrechungsannahme werden alle Bedingungscodes durch das betreffende Gerät abgegeben. Die Anzeiger für «Gerade», «Übertrag» und «Überlauf» erhalten dann folgenden Bedingungscodewert zugeordnet:

Tabelle 3

Bedin- Gerade Übertrag Überlauf Bedeutung gungs-code

Steuerung Ende

Programmgesteuerte

Unterbrechung

Ausnahme

Geräteende

Achtung

Achtung und programmgesteuerte

Unterbrechung

Achtung und Ausnahme

Achtung und Geräteende

Tabelle 4

Definitionen der Stufenstatusregisterbits

Bit

0 Geradeanzeiger - auf Eins gesetzt, wenn das so wertniedere Bit des Ergebnisses Null ist, sonst auf Null gesetzt.

1 Übertragsanzeiger - auf Eins gesetzt, wenn das Ergebnis von Additionen oder Subtraktionen nicht als Zahl ohne Vorzeichen dargestellt werden kann, sonst auf Null

55 gesetzt.

2 Überlaufanzeiger - auf Eins gesetzt, wenn das Ergebnis einer Rechenoperation nicht als Zahl mit Vorzeichen dargestellt werden kann, sonst auf Null gesetzt.

3 Negativanzeiger - auf Eins gesetzt, wenn Bit Null des 60 Ergebnis Eins ist, sonst auf Null gesetzt.

4 Nullanzeiger - auf Eins gesetzt, wenn das Ergebnis aus lauter Nullen besteht, sonst auf Null gesetzt.

8 Überwachungszustand - auf Eins gesetzt, sobald der Prozessor 1 in den Überwachungszustand eintritt. Der 65 Eintritt in den Überwachungszustand erfolgt wenn: ein Überwachungsaufrufbefehl ausgeführt wird, eine Klassenunterbrechung auftritt, eine E/A-Unterbrechung angenommen wird.

61601

9 In Verarbeitung - dieses Bit wird ein- oder ausgeschaltet durch das entsprechende Bit im SSR des Speicherstufenstatusblocks (SSB), sobald der Ladebefehl für den Stufenstatusblock (SSB-LD) ausgeführt wird. Dieser Befehl lädt einen SSB vom Speicher 8 in den SSB der bezeichneten Stufe im Stapel 8Q.

10 Protokoll - dieses Bit wird durch das entsprechende Bit im SSR-Register des Speichers SSB gesetzt oder zurückgestellt, sobald der lokale Stufenstatusblockbefehl ausgeführt ist. SSB-LD lädt einen SSB vom Speicher 8 in die bezeichnete Stufe SSB im Stapel 80.

11 Summenmaske - wenn die Summenmaske gleich Null ist, werden alle Prioritätsunterbrechungen auf allen Stufen abgeschaltet. Wenn die Maske gleich Eins ist, werden alle Prioritätsunterbrechungen auf allen Stufen eingeschaltet. Die Summenmaske wird durch folgende Vorgänge auf Eins gesetzt (eingeschaltet):

Ausführung des Freigabebefehls mit Bit 15 = 1. Systemrückstellung, Rückstellung bei Stromeinschaltung, IPL.

Ausführung eines SSB-LD-Befehls, wobei Bit 11 des Speicher-SSR = 1

Annahme einer Prioritätsunterbrechung auf der unterbrechenden Stufe.

Die Summenmaske wird durch folgende Vorgänge auf

Null gesetzt (abgeschaltet):

Ausführung des Aufrufbefehls für das

Überwachungsprogramm (SVC).

Ausführung des Sperrbefehls mit Bit 15=1

Jede Klassen-Unterbrechung:

Maschinenfehler

Programmfehler

Weiche Ausnahmeverzweigung

Stromthermowarnung

Überwachungsaufruf

Protokollierung

Konsole

Ausführung des SSB-LD-Befehls mit Bit 11 des Speicher - SSR= 0.

Der Prozessor 1 betrachtet die Zahlen nicht als solche mit oder ohne Vorzeichen, sondern führt die bezeichneten Operationen auf den gegebenen Werten aus. Alle Anzeiger geben das Ergebnis der Operation wieder. Dadurch kann der Programmierer Ergebnisse des ausgeführten Operationstyps überprüfen.

Das Programmstatuswortregister (PSW) 115 ist 16 Bits lang und enthält Fehler- und Ausnahmeinformation, die zu einem Programmfehler, einem Maschinenfehler, einerweichen Ausnahmeverzweigung oder zum Auftreten einer Stromthermowarnung führt. Drei Statuskennzeichen sind ebenfalls im PSW-Register 115 enthalten. Das PSW-Register 115 wird über separate Schaltungen und vom Mikroprogramm abgefühlte Bedingungen gesetzt.

Weiche Ausnahme Verzweigung

Maschinenfehler

Statuskennzeichen Strom/Thermo

6 Stapelausnahme

7 Reserviert

8 Speicherparitätsprüfung

9 Reserviert

10 Prozessorsteuerprüfung

11 E/A-Prüfung

12 Reihenfolgeanzeiger

13 Auto-IPL

14 Übersetzer eingeschaltet

15 Strom/Thermowarnung

Das Adressschlüsselregister (ASR) 85 in Fig. 2G ist ein 16 Bit langes separates Register und enthält während der Verarbeitung auf einer Stufe jeweils den Adressschlüssel der aktiven Stufe. Das ASR-Register 85 liefert den Adressschlüssel, der in der Schaltung 121 mit dem Schutzschlüssel der Speicheranord nung 110 verglichen wird. Dieser Vergleich wird für jeden Speicherzugriff mit Ausnahme der Cycle-Steal-Operationen i vorgenommen. Das Schlüsselfeld (ISS) des ASR für den Befehl adressbereich wird ebenfalls als Konsoladressschlüssel für manuelle Speicherzugriffe von der Konsole 6 aus benutzt.

Tabelle 6

Prozessorstatuswort

Programmfehler

Tabelle 5

Bit Bedeutung

0 Spezifikationsprüfung

1 Ungültige Speicheradresse

2 Vorrecht verletzt

3 Schutzfehler

4 Ungültige Funktion (entweder Programmfehler oder weiche Ausnahme)

5 Gleitkomma-Ausnahme

25 Adressschlüsselregister

Bit Bedeutung

0 Operandenbereiche Gleichsetzung

5 Operand 1 Schlüsselbit 0

6 Operand 1 Schlüsselbit 1 30 7 Operand 1 Schlüsselbit 2

9 Operand 2 Schlüsselbit 0

10 Operand 2 Schlüsselbit 1

11 Operand 2 Schlüsselbit 2

13 Befehlsbereichschlüsselbit 0

35 14 Befehlsbereichschlüsselbit 1

15 Befehlsbereichschlüsselbit 2

Das Adressregister für den laufenden (akuten) Befehl (LBAR) 107 (Fig. 2G) enthält die Adresse des ausgeführten 40 Befehls. Das LBAR-Register 107 wird am Anfang eines jeden Befehls geladen, und während der Ausführung wird das Stu-fen-BAR im Stapel 80 auf die nächste Befehlsadresse fortgeschrieben. Sollte die vollständige Ausführung des laufenden Befehls durch eine Klassenunterbrechung gestoppt werden, wird die Klassenunterbrechung verarbeitet und dann mit dem Inhalt des LBAR-Registers 107 der unterbrochene Befehl wieder adressiert und dann noch einmal ausgeführt.

Die Speicherschutzanordnung 110 (Fig. 2H) besteht aus 32 Speicherschlüsselregistern (nicht dargestellt). Die Anordnung wird eingeschaltet, wenn der Speicherschutz eingebaut und freigegeben ist. Jedes Register enthält den Schutzschlüssel und ein Nur-Lesebit, um einen 2048 Byte grossen Block des Speichers 8 anzusteuern. Der Speicherschlüssel-Eingabebefehl setzt den Schlüssel und das Nur-Lesebit in ein bestimmtes Speicherschlüsselregister. Der Speicherschlüssel-Kopierbefehl liest ein bestimmtes Speicherschlüsselregister aus.

Das Aktiv-Stufenregister 185 (Fig. 2A) besteht aus einem zwei Bit grossen Register, indem der Anzeiger für die aktive, gegenwärtige wirksame Stufe festgehalten wird. Das Register 185 wird geladen, sobald die Stufe wechselt. Das Register 185 wird bei der Adressierung des Stufenstatusblocks im Speicherstapel 80 und auch bei der Entscheidung über eine Unterbrechungsannahme benutzt. Für den letzteren Zweck wird ein Zwei-in-Vier-Bit-Stufendecodierer 190 verwendet. Das Register 185 ist eine Quellen- und Bestimmungseinheit für die Prozessorsammelleitung 57.

Das Maskenregister 175 (Fig. 2A) ist ein vier Bit langes Register und dient dazu, die Prioritätsunterbrechungen auf den

45

50

65

616013

vier Unterbrechungsstufen wie folgt freizugeben oder zu sperren:

Tabelle 7

Bit 0 = 0 Stufe 0 Unterbrechungen gesperrt Bit 1 = 0 Stufe 1 Unterbrechungen gesperrt Bit 2 = 0 Stufe 2 Unterbrechungen gesperrt Bit 3 = 0 Stufe 3 Unterbrechungen gesperrt Bit 0 = 1 Stufe 0 ' Unterbrechungen freigeben Bit 1 = 1 Stufe 1 • Unterbrechungen freigeben Bit 2 = 1 Stufe 2. Unterbrechungen freigeben Bit 3 = 1 Stufe 3 Unterbrechungen freigeben

Die Bits im Maskenregister 175 werden durch den Maskenladebefehl gesetzt. Das Register ist eine Quellen- und Bestimmungseinheit für die Prozessorsammelleitung 57. .

Die Maskenregisterausgänge 178 sind ebenfalls mit den Maskentreibern 180 verbunden, so dass die vier Bits des Maskenregisters 175 mit den entsprechenden Prioritätsunterbre-chungsanforderungsbits von den E/A-Schnittstellenempfän-gern251 und der Sammelleitung 261 UND-verknüpft werden können, um die Unterbrechungsannahme festzulegen.

Ein Kristalloszillator 246 erzeugt eine Taktgrundfrequenz für den Prozessor 1. Ein Frequenzteiler 247 erzeugt die freilaufenden Taktimpulse A, B, C und D nach Darstellung in Fig. 8. Der obere Pegel bezeichnet die logische Eins. Die Impulse dauern 55 Nanosekunden und erscheinen alle 220 Nanosekun-den.

Die Taktsteuerungen 245 steuern das Stoppen und Starten der Taktimpulse, verteilen die Taktimpulse auf den Datenfluss und die Steuereinrichtungen und erzeugen bestimmte Spezialtaktimpulse für die Hauptspeichertaktierung. Die geschalteten Taktimpulse haben dieselbe Form wie die oben beschriebenen Impulse A, B, C und D, können jedoch durch Bedingungen gestoppt und gestartet werden, die im Mikroprogramm entstehen.

Die Sammelleitungs-Null-Detektorschaltung 150 besteht aus einer Gruppe von logischen Elementen, die feststellen können, ob der Wert auf der Prozessorsammelleitung Null ist. Ihr Ausgangssignal wird vom Mikroprogramm bei der Entscheidungsfindung verwendet.

Die Paritätsprüf-und Paritätsgeneratorschaltung 171 prüft alle vom Hauptspeicher 8 durch den Prozessor empfangenen Bytes auf ungerade Parität, und erzeugt die Parität für alle Bytes, die vom Prozessor 1 an den Hauptspeicher 8 gesendet werden. Das Erkennen eines Paritätsfehlers bei einkommenden Daten setzt das Speicherparitätsbit im PSW-Register 115 und löst eine Unterbrechung in der Klasse Maschinenfehler aus. Das Erkennen eines Paritätsfehlers in der Cycle-Steal-Anord-nung führt dazu, dass dem aktiven E/A-Gerät eine Fehlerbedingung signalisiert wird.

Die E/A-Schnittstellen-Paritätsprüf- und Paritätsgeneratorschaltung 275 prüft alle über die E/A-Schnittstellendatensam-melleitung 2 empfangenen Bytes auf ungerade Parität. Sie erzeugt die ungerade Parität für alle über die E/A-Schnittstel-lendatensammelleitung 2 übertragenen Bytes. Wenn auf hereinkommenden Daten ein Paritätsfehler erkannt wird, wird die Fehlerbedingung dem aktiven E/A-Gerät signalisiert.

Der Anhalt-E/A-Decodierer 161 decodiert den Anhalt-E/A-Befehl, der durch den Kanal 250 und nicht durch ein E/A-Gerät ausgeführt wird. Dadurch werden alle E/A-Geräte 4-1 bis 4-n rückgestellt, die an das System angeschlossen sind.

Mit der Schlüsselwahllogik 126 wird einer der drei ASR-Schlüssel im Register 85 oder der Cycle-Steal-Schlüssel über die Sammelleitung 129 für den Hauptspeicherzugriff gewählt. Während der Cycle-Steal-Operationen wird der E/A-Cycle-Steal-Schlüssel an den Prozessor 1 auf der Bedingungscode-jangssammelleitung 268 der E/A-Schnittstelle 2 übertragen.

Die Ausgangsdaten 127 dieser Schaltung 126 werden an den Übersetzer 9 und an die Schlüsselvergleichsschaltung 121 gesendet.

In der Schlüsselvergleichsschaltung 121 wird der gewählte Schlüssel mit dem Speicherschutzschlüssel von der Speicherschutzanordnung 110 verglichen. Bei einer Verletzung wird das Speicherschutzfehlerbit im PSW gesetzt, und es tritt eine Unterbrechung ein.

Die Aufruffolgesteuerung 285 erzeugt das Aufrufsignal auf der Leitung 263 und das Aufrüfkennzeichen auf der Sammelleitung 266, und liefert Signale an die Schnittstellensteuerschal-tung 239 für die Service-Durchschaltoperation und an die Steuerschaltung 288 (Schnittstellen-Folgesteuerung und Zeitli-mitierung) für die Fehlerprüfung. Mit dieser Anordnung soll ein Wettbewerb zwischen mehreren Geräten aufgelöst werden, die eine Verbindung zur gleichen Quelleneinheit im Prozessor anfordern.

Die Schnittstellensteuerschaltung 239 erzeugt die Adresse und die Service-Durchschaltsignale für die Schnittstelle und sorgt für die Auflösung von Konfliktsituationen, registriert Cycle-Steal-Speicherzugriffsfehler zur Präsentation an das Gerät, besorgt die Signalisierung von und zu den Speichersteuerungen, korrigiert die Signale auf den Schnittstellensammelleitungen und steuert den Bedingungscode in den Kippglie-dern'130.

Die Steuerschaltung 288 für Schnittstellen-Folgesteuerung und Zeitlimitierung besorgt die Maximalzeitsteuerung für die Reihenfolgefehlerprüfung auf der Schnittstelle 2, entdeckt ungültige Kombinationen von Schnittstellensignalen und berichtet die Erkennung von Maschinenfehlerbedingungen auf der Schnittstelle an den Prozessor 1.

Die E/A-Schnittstelle 2 verbindet den Prozessor 250 mit den Geräteanschlüssen 5-1 bis 5-n. Sie besteht aus den nachfolgend beschriebenen Elementen.

Die E/A-Datensammelleitung 269 ist eine Zweirichtungs-Sammelleitung mit 16 Daten und zwei Paritätsleitungen. Sie dient der Datenübertragung von und zu den E/A-Geräten 4-1 bis 4-n während der direkten Programmsteueroperationen und der Cycle-Steal-Operationen, und sie dient der Übertragung der Einheitenadresse und des Unterbrechungsstatusbyte an den Prozessor 1 während der Unterbrechungsannahme.

Die E/A-Adresssammelleitung 270 ist eine Zweirichtungs-Sammelleitung mit 16 Leitungen für Geräteadressen für die Gerätewahl und für E/A-Befehle an die E/A-Geräte 4-1 bis 4-n, während der direkten programmgesteuerten Operationen. Sie . dient der Übertragung von Hauptspeicheradressen vom aktiven E/A-Gerät an den Prozessor 1, während der Cycle-Steal-Operation.

Die E/A-Schnittstellensteuersignale auf den Leitungen 267-1 bis 267-10 sind eine Gruppe von Signalen, mit denen Bedingungscodes an den Prozessor 1 geleitet, der jeweiligen Zustand an die E/A-Geräte 4-1 bis 4-n gegeben, E/A-Operationen gewählt und gesteuert werden, mit denen Unterbrechungsund Cycle-Steal-Anforderungen an den Prozessor 1 übertragen, Reihenfolgen für Unterbrechungs- und Cycle-Steal-Operationen gesteuert werden, mit denen Rückstellungen gesteuert werden, und die die richtige Reihenfolge der direkten Programmsteueroperationen und der Cycle-Steal-Operationen bewirken.

Die Geräteanschlüsse 5-1 bis 5-n steuern die E/A-Geräte 4-1 bis 4-n und schalten sie an die E/A-Schnittstelle an. Ein Anschluss (wie beispielsweise der Anschluss 5-1) kann mehr als eine E/A-Gerät (z. B. das Gerät 4-1 ) steuern.

Die Speicher/Übersetzer-Schnittstelle 3 enthält eine Hauptspeichersammelleitung. Die besteht aus der Adresssammelleitung 137 für die Adressierung des Hauptspeichers 8 und für die Übertragung logischer und physischer Speicheradressen zwischen dem Prozessor 1 und dem Verschiebungsübersetzer

8

5

10

15

20

25

30

35

40

45

50

55

M>

65

9

616

(Adressübersetzer) 9, sowie aus den Sammelleitungen 138 und 139 zur Datenübertragung zwischen dem Hauptspeicher 8 und dem Prozessor 1, und zwischen dem Adressübersetzer 9 und dem Prozessor 1.

Die Schnittstelle 3 enthält ausserdem die Steuersignalleitungen 127,135 und 136 zwischen Prozessor und Übersetzer für die Übertragung aktiver Adressschlüssel, der Prüfungsbedingungen und der Synchronisationssignale zwischen dem Prozessor und dem Adressübersetzer 9.

Die Innenspeicher-Steuersignalleitung 12 übernimmt die physische Wahl des inneren Speicherbereiches 14, die Teilgruppenwahl im gewählten Bereich und die richtige Reihenfolgeschaltung der Lese/Schreibsteuersignale zur Adressierung des Bereiches zwischen 0 und 64 Kilobyte des inneren Hauptspeicherbereiches 14. Die Bedienungskonsole 6 bietet dem Bediener und dem Programmierer umfassenden Zugriff zu den Datenflusselementen im Prozessor 1 und zum Hauptspeicher 8. Sie ist an den Prozessor 1 über eine Mikroprogrammgesteuerte Schnittstelle angeschaltet, die in den Datenfluss des Prozessors 1 integriert ist.

Mikroprogrammsteuerung (Fig. 6 bis 9)

Die Fig. 6 und 7 zeigen den Datenfluss und das Format des Prozessors 1 und der Festspeicher-Steuerungen, Fig. 8 zeigt die Zyklustaktierung und Fig. 9 einen Plan des Festspeichers ROS 201. Die Mikroprogrammsteuerung arbeitet nach dem Prinzip, dass jeder Maschinenbefehl nur soviele Mikrozyklen wie nötig benutzt. Während eines jeden Mikrozyklus kann eine «Quelleneinheit» zur Zweirichtungs-Prozessorsammelleitung 57 durchgeschaltet werden, und eine oder mehrere «Bestimmungseinheiten» können aus dieser Sammelleitung 57. geladen werden. Im Ausführungsbeispiel wird angenommen, dass der Prozessor 1 einen 32 Bit breiten Festspeicher ROS 201 benutzt. 22 Bits werden zum Steuern des Datenflusses des Prozessors 1 über die Sammelleitung 204b benutzt. Das Feld «nächste Adresse» (NA) (Bits 22 bis 31) eines jeden ROS-Wortes liefert über die Sammelleitung 204a die zehn wertniederen Bits an das Festspeicher-Adressregister ROSAR 193 (Fig. 6). Das eine werthohe Bit des ROSAR 193 wird (durch Schaltungselemente oder durch Mikroprogramm) über ein Kippglied «ROSAR Bit 0 setzen» 302 und ein UND-Glied 303 geliefert. Die Sammelleitungen 204a und 204b bilden zusammen die in Fig. 2B gezeigte Sammelleitung 204.

Einleitung der Befehlsausführung

Im ROS gibt es nach Darstellung in Fig. 2B fünf Eintrittsstellen für Zwangsadressen. Für jede gibt es eine oder mehrere, schaltungsabhängige Eintrittsbedingungen (im Gegensatz zu Befehlen).

Wenn keine schaltungsbedingte Zwangseingabe erfolgt, erzwingen die ersten fünf Bits des Befehles eine ROS-Eingabe nach Darstellung im oberen rechten Teil der Fig. 9. Bei befehlsbedingten Eingaben wird das Kippglied «ROSAR Bit 0 setzen» 302 in Fig. 6 gesetzt. Von diesem Punkt an bis zum Ende des Befehles gibt das Kippglied 302 zusammen entweder mit dem zehn Bit langen Feld «nächste Adresse» (NA) vom ROS-Daten-register (ROS DR) 202 oder mit dem Inhalt eines der zehn Bit langen Verbindungsregister 210 oder 211 das nächste auszuführende ROS-Wort an.

Beendigung einer Befehlsausführung

Gewählte «nächste Adressen» in Hexadezimaldarstellung werden durch die Decodierschaltung decodiert, um einen letzten Mikrozyklus zur Beendigung des ausgeführten Befehles zu wählen, die Kippglieder SR 1 und SR 2 305 und 306 zurückzustellen und einen neuen Befehl über eine Anfangseingabe einzuleiten. Ein rückstellendes Laden oder eine Klassenunterbrechung beendet ebenfalls die Befehlsausführung, stellt die Kippglieder SR 1 und SR 2 305 und 306 zurück und erzwingt eine Verzweigung zum Start des Mikroprogramms.

ROS-Verbindungsregister und Taktierung

Jeder Impuls des Zeitsignals C taktet das ROS-Adressre; ster (ROSAR) 193. Jeder Impuls des Zeitsignals A taktet das ROS-Datenregister (ROSDR) 202. Jeder Zeitimpuls A leitet ROSAR-Bits 1 bis 8 in das ROS-Verbindungsregister 1 (210), 1 bis 8, während die ROSAR-Bits 9 bis 10 durch eine Inkremi tierschaltung 307 in die Bits 9 bis 10 des ROS-Verbindungsre sters 1 gelangen, wenn nicht das Unterroutinen-Kippglied 3( (SR 1) gesetzt ist. Dadurch wird das Verbindungsregister 21( auf den Wert des ROSAR + 1 gesetzt, ausser wenn die letzte zwei Bits des ROSAR 193 beide gesetzt sind. Dann wird das Verbindungsregister 210 auf den Wert des ROSAR -3 geset Das ist die Rückkehradresse von der Unterroutine der erstei Stufe zurück in das Hauptprogramm. Ausser wenn das Kipp glied SR 2 (306) eingeschaltet ist, leitet jeder Zeitimpuls A genau denselben Wert in das Verbindungsregister 2 (211), wi es oben für das Verbindungsregister 1 (210) beschrieben wur Das ist die Rückkehradresse für die zweite Stufe. Das Kippglied SRI (305) und das Kippglied SR 2 (306), die den Zustanc des Verbindungsregister 1 (210) bzw. Verbindungsregister 2 (211) einfrieren, werden durch das Zeitsignal D getaktet.

Unterroutinenaufruf der ersten Stufe

Ein Unterroutinenaufruf besteht aus einer Verzweigung : einem bestimmten Bereich (Gruppe von ROS-Adressen). We eine Verzweigung vom unteren Hauptprogrammbereich zur Unterroutinenbereich 1 erfolgt (Fig. 9), steht am Ende des Ze impuis A die Unterroutinenrückkehradresse im Verbindungs gister 1 (210). Während des Zeitimpuls D wird das SR 1 Kippglied 305 gesetzt und so der Wert im Verbindungsregister 1 (210) eingefroren. Die Unterroutine der ersten Stufe kann all< ROS-Adressen benutzen mit Ausnahme derjenigen im Unter routinenbereich 2. Wenn eine Verzweigung vom hohen Bereich des Hauptprogramms zum Bereich oberhalb des RO 201 erfolgt, d. h. 1IX XXXX XXXX, wird das UND-Glied 30: zwischen dem Setzkippglied 30 und der ROSAR-Bitstelle 0 getaktet, was in einer Verzweigung nach 01 X XXXX XXXX resultiert. Das bedeutet denselben Unterroutinenaufruf wie vom unteren Hauptprogrammbereich.

Unterroutinenrückkehr der ersten Stufe

Die Unterroutine der ersten Stufe kehrt zum Hauptprogramm zurück durch eine «nächste Adresse» (NA) mit dem Hexadezimalwert 03 F, der durch die Schaltung 209 decodier wird. Beim Zeitimpuls C wird das ROSAR 193 vom Verbindungsregister 1 (210) geladen, so dass das Hauptprogramm ar der früher eingefrorenen Unterroutinenrückkehradresse wieder aufgenommen wird. Beim nächsten Zeitimpuls D wird das Kippglied SRI (305) zurückgestellt. Wenn die rufende Stelle i; hohen Hauptprogrammbereich lag, erfolgt die Rückkehr zurück zum hohen Hauptprogrammbereich, da das Kippglied 302 noch eingeschaltet ist und das ROSAR-Bit 1 auf Null gesetzt ist. Die letzte Mikrozyklusdecodierung erzwingt auch die Unterroutinenrückkehr.

Unterroutinenaufruf der zweiten Stufe

Wenn zum Unterroutinenbereich zwei verzweigt wird, wird die Unterroutinenrückkehradresse im Verbindungsregister 2 (211) über das Kippglied SR 2 (306) genauso eingefrorer wie es oben für den Aufruf der ersten Stufe beschrieben wurd( Die Unterroutine der zweiten Stufe kann jede ROS-Adresse benutzen.

Unterroutinenrückkehr-der zweiten Stufe

Die Unterroutine der zweiten Stufe kehrt zur Unterroutim

5

10

15

20

25

30

35

40

45

50

55

60

65

616013

10

der ersten Stufe zurück durch eine «nächste Adresse» mit dem NA-Hexadezimalwert 03 E. Zur Zeit C wird das ROSAR 193 vom Verbindungsregister 2 (211) geladen und nimmt so die Unterroutine der ersten Stufe an der vorher eingefrorenen Unterroutinenrückkehradresse wieder auf. Beim nächsten Zeitimpuls D wird das Kippglied SR 2 (306) zurückgestellt. Die letzte Mikrozyklusdecodierung erzwingt auch eine Unterroutinenrückkehr.

Eine Unterroutine der zweiten Stufe kann direkt zum Hauptprogramm zurückkehren über eine «nächste Adresse» 03 F. Zur Zeit C wird das ROSAR geladen vom Verbindungsregister 1 (210) und nimmt so das Hauptprogramm an der vorher eingefrorenen Unterroutinenrückkehradresse wieder auf. Zur nächsten Zeit D werden die beiden Kippglieder 305 und 306 für SR 1 bzw. SR 2 zurückgestellt, so dass ein neuer Unterroutinenaufruf nach nur einem Wort des Hauptprogramms erfolgen kann.

Unterroutine der ersten Stufe im Unterroutinenbereich 2 5 Wenn eine Verzweigung direkt von einem Hauptprogramm zum Unterroutinenbereich 2 vorgenommen wird (NA-Bits 1,2= 1,1), wird das Kippglied SR 2 (306) gesetzt und das Verbindungsregister 2 (211) eingefroren genau wie für einen Aufruf der zweiten Stufe. Der Ausgang zurück zum Hauptpro-io gramm ist die «nächste Adresse» 03 E, genau wie für einen Ausgang der zweiten Stufe. Dadurch kann eine Unterroutine im Bereich 2 entweder als Unterroutine der ersten Stufe oder als Routine der zweiten Stufe benutzt werden. Die Rückwege sind nachfolgend zusammengefasst.

Tabelle 8

ROSAR 193 (NA = «nächste Adresse»)

NA

geladen von

SRI

305-SR2 306

zurück an von

ID

03F

Register 1

ein aus

Hauptprogramm

1. Stufe

Bereich 1

03F

• Register 1

ein ein

Hauptpfogramm

2. Stufe

Bereich 2

03E

Register 2

ein ein

1. Stufe

2. Stufe

Bereich 2

03E

Register 2

aus ein

Hauptprogramm

1. Stufe

Bereich 2

03F stellt beide Kippglieder SRI und SR2 zurück. 03E stellt nur das Kippglied SR 2 zurück

Steuerschaltung 152 für bedingte ROS-Verzweigung

Der Prozessor hat bedingte ROS-Verzweigungen mit 4,8 und 16 Wegen. Wenn eine bedingte Verzweigung vorgegeben 35 und die Bedingung erfüllt ist, wird das entsprechende NA-Bit, zwangsweise gesetzt. Wenn eines der NA-Bits bereits gesetzt ist, handelt es sich um einen Neutralitätszustand, so dass alle Vier-Weg-Verzweigungen in Zwei-Weg-Verzweigungen unterteilt werden können, 16-Weg-Verzweigungen können 12-Weg- 40 Verzweigungen werden usw.

Die NA-Bits, die an den bedingten ROS-Verzweigungen teilnehmen, sind die Bits 5 bis 8. Da für die Rückkehr die NA- Wert Bits 9 bis 10 benutzt werden, können diese bei bedingten ROS- 45 Verzweigungen für bedingte Unterroutinenrückkehr benutzt werden.

Wenn z.B. die Stelle 0001 10000 11 einen Unterroutinenaufruf der ersten Stufe abgab und die Unterroutine eine bedingte Vier-Weg-ROS-Verzweigungsrückkehr ausführte, 50 sind die vier Rückkehradressen folgende:

00011000011 00011010011 00011100011 00011110011

ROS-Bit-Decodiersignale (Anweisungen)

Die durch Decodierung gewonnenen Steuersignale (Anweisungen) steuern verschiedene Operationen im Prozessor 1. Die 60 bedingten ROS-Verzweigungen gestatten dem Mikroprogramm die Verzweigung zu verschiedenen Plätzen abhängig von den Maschinenbedingungen. Das Quellenfeld gibt an, 4 LIW

welche Quelle auf die Prozessorsammelleitung 57 durchzuschalten ist. Das Bestimmungsfeld gibt einen oder mehrere 65 5 LUW Bestimmungsorte an, die von der Prozessorsammelleitung 57 zu laden sind. Das Feld «nächste Adresse» gibt das als nächstes g LW auszuführende ROS-Wort an. • 7 SW

Emitterfeld

Es gibt vier Decodier-Steuersignale (Anweisungen), die nicht nur die Bestimmungseinheit angeben, sondern auch die Abgabe der ROS-Bits 0 bis 15 an die Prozessorsammelleitung 57 bewirken. Es gibt 12 Decodier-Steuersignale (Anweisungen), die die Abgabe der ROS-Bits 8 bis 15 an die Prozessorsammelleitung 57 bewirken. Dadurch kann das Feld «Steuerung bedingte Verzweigung» in demselben ROS-Wort als 8-Bit-Emit-ter benutzt werden. Hauptspeichersteuersignale (Anweisun-gen)-ROS-Bits 13 bis 15 (Nicht-Emitter):

0

1 SR

2 BR

3 SBY

Funktion

Kein Speicherzyklus die nächsten Anweisungen LW (oder SW) ändern in «Laden (oder Abspeichern) Segmentregister», .

wenn Übersetzer eingebaut ist. Wenn Übersetzer nicht eingebaut ist, Programmfehleranzeige

«ungültige Funktion» setzen.

die nächsten Anweisungen LW oder SW sperren.

Der nächste Befehl LIW, LUW, LW oder S W kann im zweiten Mikrozyklus nach dem gesperrten LW

oder SW ausgeführt werden.

die nächsten Anweisungen LW oder SW in eine

Byteanforderung anstelle einer Wortanforderung

ändern.

Den nächsten Taktergebnisanzeiger in einen Taktbyteergebnisanzeiger ändern und Veränderung von Byte 0 in demselben Wort sperren.

Befehlswort in SDR mit ISS (Befehlsabrufschlüssel) laden.

unbedingtes Wort in SDR mit OPS (Operandenzugriff-Schlüssel) laden.

Datenwort (zwei Bytes) in SDR laden.

Datenwort vom SDR in Speicher abspeichern.

11

6160

Arbeitsweise

Die normalen Speicheranforderungen sind LIW, LW und SW. Alle anderen modifizieren diese. Die vier modifizierenden Speichersteueranweisungen werden zum Verändern gemeinsamer Unterroutinen benutzt. Die Anweisungen SR, BR und SBY werden vor einer gemeinsamen Unterroutine ausgeführt, die LW oder SW enthält, die sie zu modifizieren haben. Diese drei haben keinen Einfluss auf LIW. Die BTR-Anweisung wird unmittelbar nach LIW, LW oder SW im letzten Wort einer gemeinsamen Unterroutine ausgeführt.

Die SBY-Anweisung verändert nicht nur die beiden Speichersteueranweisungen LW und SW, sondern auch die Taktierung der Ergebnisanzeiger zum Betreiben von nur acht Bits anstelle von 16 Bits.

Priorität der modifizierenden Anweisungen BR hat die oberste Priorität und stellt SR und SBY zurück. SR hat die zweite Priorität und stellt SBY zurück.

SBY hat die niedrigste Priorität.

Die Fig. 10 bis 14 zeigen verschiedene Zyklustaktierungen im Prozessor, der als Ausführungsbeispiel der Erfindung gewählt wurde.

Fig. 10 zeigt die fünf Mikroinstruktionen, die ausgeführt werden zur Durchführung eines direkten Additionsbefehls auf Maschinenebene, und Fig. 11 zeigt die Taktierung von Quelle, Bestimmung und Speicherzugriff während der Ausführung der fünf Mikroinstruktionen.

Fig. 12 zeigt die Zyklustaktierungen der Hauptspeichersteuerungen.

Fig. 13 und 14 zeigen die Zyklustaktierungen des Mikroin-struktionstyps, der als letzte Mikroinstruktion einer jeden Routine zur Ausführung der Maschinenstufenbefehle ausgeführt wird. Abhängig von der Erkennung (oder Nichterkennung) einer Ausnahme-Bedingung wird entweder die Taktierung der Fig. 13 oder die der Fig. 14 wirksam.

Unterbrechungen

Der wirksame Betrieb eines Zentralprozessors hängt von der prompten Antwort auf Bedienungsanforderungen von E/A-Geräten ab. Diese prompte Reaktion erfolgt nach einem Unterbrechungsschema, das die laufende Prozessoperation stoppt, zu einer Peripheriegeräte-Bedienungsroutine verzweigt, die Gerätebedienung abwickelt und dann zur Fortsetzung der unterbrochenen Operation zurückkehrt. Ein Prozessor 1 kann viele E/A-Geräte 4-1 bis 4-17 steuern, und daher wird eine Unterbrechungspriorität festgelegt, um die wichtigeren Operationen vor den unwichtigeren abzuwickeln. Bestimmte Fehler- oder Ausnahmebedingungen (z. B. Maschinenfehler) lösen ebenfalls Unterbrechungen aus. Diese werden Klasseunterbrechungen genannt und ähnlich gehandhabt wie die E/A-Unterbrechungen.

Die Unterbrechungspriorität wird festgelegt durch vier Prioritätsunterbrechungsstufen, die in der Prioritätsreihenfolge 0,1,2,3 aufgelistet sind, wobei die Stufe 0 die höchste Priorität im Hauptspeicher 8 sind für Verzweigungsadressen oder Zeiger reserviert, die während der Unterbrechungsverarbeitung angezogen werden. Die Verarbeitung einer Unterbrechung durch separate Schaltungseinrichtungen enthält die automati 5 sehe Verzweigung zu einer Bedienungsroutine. Der Prozesso 1 benutzt einen reservierten Speicherbereich im Hauptspeicher 8 für die Verzweigungsinformation. Der reservierte Bereich beginnt an der Hauptspeicheradresse 0030. Die Gesamtgrösse des Bereiches hängt ab von der Anzahl der io angeschlossenen unterbrechenden Geräte 4-1 bis 4-n. Ein Wort (zwei Bytes) ist für jedes unterbrechende Gerät reserviert.

Die für eine Klassenunterbrechung benutzten Speicherst« len enthalten jeweils einen Stufenstatusblockzeiger (SSB-Zei-i5 ger), der auf die erste Adresse eines Bereiches im Hauptspeicher 8 zeigt, wo ein Stufenstatusblock gespeichert ist, und ein< Startinstruktionsadresse (SIA), die auf die erste Instruktion de Bedienungsroutine zeigt.

Jedes für eine E/A-Unterbrechung benutzte Speicherwort 2o enthält einen Gerätedatenblockzeiger (GDB), der die Adresse des ersten Wortes eines Gerätedatenblocks ist. Dieses Wort wird benutzt, um die Startinstruktionsadresse für die Bedienungsroutine zu bekommen.

Möglichkeiten zur Unterbrechungsmaskierung bilden eine 25 weitere Programmsteuerung der vier Prioritätsstufen. System und Stufenmaskierung werden durch eine Summenmaske und das Unterbrechungsstufenmaskenregister 175 gesteuert. Die Gerätemaskierung wird gesteuert durch eine Gerätemaske in der durch den E/A-Vorbereitungsbefehl übertragenen Informe 30 tion. Die Manipulation der Maskenbits kann Unterbrechunger auf allen Stufen, einer bestimmten Stufe oder für ein bestimmtes Gerät freigeben oder sperren.

Es existieren, wie schon gesagt, vier Prioritätsunterbrechungsstufen. Jedem E/A-Gerät 4-1 bis 4-n wird eine Stufe 35 abhängig von der Anwendung dynamisch zugeordnet. Wenn eine Unterbrechung auf einer gegebenen Stufe akzeptiert wirc bleibt diese Stufe aktiv, bis eine Stufenausgangsinstruktion (LEX) ausgeführt oder eine Unterbrechung mit höherer Priorität akzeptiert wird. In letzterem Fall schaltet der Prozessor 1 40 auf die höhere Stufe um, erledigt die Ausführung (einschliesslich einer LEX-Instruktion) und kehrt dann zu der Stufe zurück auf der die Unterbrechung erfolgte. Diese automatische Rückkehr kann durch andere Unterbrechungen mit noch höherer Priorität verzögert werden.

45 Eine auf der gegenwärtig aktiven Stufe wartende Unterbre chungsanforderung wird erst nach Ausführung einer LEX-Instruktion durch das laufende Programm akzeptiert. Wenn keine andere Unterbrechungsstufe wartet bei Ausführung einer Stufenausgangsinstruktion, geht der Prozessor 1 in den so Wartezustand, in dem keine Verarbeitung stattfindet, der Prozessor jedoch Unterbrechungen annehmen kann, die erwartet werden.

Der Überwachungszustand wird angefangen bei jedem Empfang einer Prioritätsunterbrechung. Der Prioritätsunter-

hat. Unterbrechungsstufen werden den E/A-Geräten 4-1 bis 55 brechungsalgorithmus ist folgender:

4-n über Programmsteuerung zugeordnet. Dadurch erhält man die nötige Beweglichkeit, um die Geräteprioritäten bei wechselnden Anwendungen neu zuzuordnen.

Jeder der vier Prioritätsstufen hat nach Darstellung in Fig. 4 ihren eigenen Registersatz oder Stufenstatusblock (SSB Stufen fe0 0 bis SSB Stufe 3). Diese bestehen aus dem Adressschlüsselregister (ASR), einem Stufenstatusregister (SSR), acht allgemeinen Registern (R 0 bis R 7) und einem Befehlsadressenregister (BAR). Information über eine Stufe wird automatisch in diesen separaten Stapelregistern gerettet, wenn eine Unterbrechung 65 auftritt.

E/A- und Klassenunterbrechungen enthalten eine automatische Verzweigung zu einer Bedienungsroutine. Feste Stellen

1. Die Summenmaske muss freigegeben sein.

2. Das Maskenbit (Unterbrechungsstufenmaskenregister 175) für die unterbrechende Stufe muss eingeschaltet sein.

3. Für E/A-Unterbrechungen muss das Gerät sein Gerätemaskenbit eingeschaltet haben.

4. Die Unterbrechungsanforderung muss die höchste Priorität der ausstehenden Anforderungen und eine höhere Priorität als die aktive Stufe des Prozessors haben.

5. Der Prozessor darf nicht gestoppt sein.

Klassenunterbrechungen ändern die Prioritätsstufen nicht und werden auf der gegenwärtig aktiven Stufe verarbeitet. Wenn sich der Prozessor beim Auftreten einer Klassenunterbrechung im Wartezustand befindet, wird zur Verarbeitung der Unterbrechung die Prioritätsstufe 0 benutzt.

616013

12

Programmgesteuerte Stufenumschaltung

Fig. 3 zeigt ein Gesamtsystem als Ausführungsbeispiel für die Erfindung. Der Hauptspeicher 8 enthält Bereiche, in denen Stufenstatusblöcke (SSB) für jede Aufgabe, die Programme und ein Aufgabenverteilungsprogramm gespeichert werden.

Unter der Steuerung des Aufgabenverteilers werden die Befehle «Steuerstatusblock laden» (SSB-LD) und «Steuerstatusblock abspeichern» (SSB-SP) vom Prozessor ausgeführt, um Steuerstatusblöcke SSB vom Hauptspeicher 8 in die Stufenregister im Stapel 80 zu laden oder vom Stapel 80 in den Hauptspeicher 8 zurückzukopieren, während die verschiedenen Aufgaben für die Ausführung vorbereitet werden.

Während der Ausführung eines SSB-LD-Befehls, durch den eine neue Aufgabe gestartet oder fortgesetzt wird, wird der Registerinhalt von ASR und BAR im Stapel 80, der zu der neuen Aufgabe gehört, auch in die separaten Register 85,90 und 95 eingegeben. - - -

Wenn eine laufende Aufgabe ausgesetzt wird, wird der gegebenenfalls geänderte Inhalt der Register 85 und 90 in die Register ASR und SSR für die aktive Stufe im Stapel 80 zurückgespeichert. Das Befehlsadressregister des jeweils benutzten Stapels wird während der Ausführung eines Befehls laufend fortgeschrieben.

Eine Stufenumschaltung unter Programmsteuerung kann erfolgen mit dem Stufenstatusblock-Ladebefehl (SSB-LD), in vielen Fällen erfordert SSB-LD jedoch einen vorhergehenden Stufenstatusblock-Speicherbefehl (SSB-SP):

SSB-LD Wort 1 OP Rx Rb

Wort 2 Absolute Adresse SSB-SP Wort 1 OP Rx Rb

Wort 2 Absolute Adresse

Dieser SSB-LD-Befehl gibt im allgemeinen die Lage eines Stufenstatusblocks (SSB) an einer effektiven Adresse im Hauptspeicher 8 (durch Rb und die absolute Adresse), sowie eine ausgewählte, zum Hauptspeicher-SSB gehörende Prioritätsstufe (über Rx) an, und er lädt den SSB vom Hauptspeicher 8 in den Separatregisterstapel 80 (Fig. 4) für die gewählte Stufe.

Die Ausführung des SSB-LD-Befehls hat auf den Prozessor 1 Auswirkungen, die durch drei Faktoren bestimmt werden:

1. Die aktive Ausführungsstufe.

2. Die im SSB-LD-Befehl angegebene vorgewählte Stufe.

3. Den Zustand des In-Arbeit-Kennzeichen (Bit 9 des LSR), das im SSB des Hauptspeichers enthalten ist.

Die Ausführung des SSB-LD-Befehls kann in einer Stufenumschaltung oder in einer Änderung zum Wartezustand einer Stufe gemäss Beschreibung in den folgenden Abschnitten resultieren:

1. Vorgewählte Stufe hat niedrigere Priorität als aktive Stufe und In-Arbeit-Kennzeichen ist eingeschaltet - diese Bedingungen führen zum Wartezustand der vorgewählten Stufe. Der gewählte SSB im Hauptspeicher 8 wird in den Stapel 80 für die vorgewählte Stufe geladen. Die nachfolgende Ausführung eines LEX-Befehls auf der aktiven Stufe lässt die vorgewählte Stufe aktiv werden unter der Voraussetzung, dass keine Unterbrechung mit höherer Priorität angefordert wird.

2. Vorgewählte Stufe gleich aktiver Stufe und In-Arbeit-Kennzeichen eingeschaltet - diese Bedingungen lassen die vorgewählte zur aktiven Stufe werden. Der vorgewählten SSB im Hauptspeicher 8 wird in den Stapel 80 für die vorgewählte Stufe geladen.

3. Vorgewählte Stufe hat höhere Priorität als aktive Stufe und In-Arbeit-Kennzeichen eingeschaltet - diese Bedingungen lassen die vorgewählte Stufe zur aktiven Stufe werden. Der vorgewählte SSB im Hauptspeicher 8 wird in, den Stapel 80 für die vorgewählte Stufe geladen. Hier erfolgt eine Stufenumschaltung auf die höhere vorgewählte Stufe, und die niedrigere Stufe geht in den Wartezustand.

4. Vorgewählte Stufe hat niedrigere Priorität als aktive Stufe und In-Arbeit-Kennzeichen ausgeschaltet - diese Bedingungen lassen die vorgewählte Stufe nicht in den Wartezustand gehen. Der vorgewählte SSB im Hauptspeicher 8 wird in den Stapel 80 für die vorgewählte Stufe geladen.

5. Vorgewählte Stufe gleich aktiver Stufe und In-Arbeit-Kennzeichen ausgeschaltet - diese Bedingungen führen zu einem Ausgang aus der aktiven Stufe. Der vorgewählte SSB im Hauptspeicher 8 wird in die Vorwahlstufenregister des Stapels j 80 geladen.

6. Vorgewählte Stufe hat höhere Priorität als aktive Stufe und In-Arbeit-Kennzeichen ausgeschaltet - der vorgewählte ' SSB im Hauptspeicher 8 wird in die Vorwahlstufenregister des Stapels 80 geladen.

Das Register 181 (Fig. 5) für die aktive Stufe hat entweder keine Bits eingeschaltet, wenn das System im Wartezustand steht, oder es hat nur ein Bit eingeschaltet, wenn eine Aktion durch eine oder mehrere Stufen erforderlich ist nach den Anga- : ben im Wartestufenregister 335 (Register zur Identifizierung wartende Stufen). Das Aktiv-Stufenbit beschreibt diejenige Stufe, auf der der Prozessor gegenwärtig arbeitet. Die zu einem " Sat? dieser Register 181 führenden Schaltelemente enthalten eine Unterbrechungsbehandlungseinrichtung 345, die nachfolgend beschrieben wird.

Wenn das Mikroprogramm die Leitung 181 e aufgrund der decodierten Anweisung «Quelle gleich aktiver Stufe» aktiviert, wird der Inhalt des Aktiv-Stufenregisters 181 durch den Vier-auf-zwei Decodierer 181c über die Torschaltung 181d an die Prozessorsammelleitung (Bits 14 und 15) geleitet und beispiels- -weise bei der Festlegung der arithmetischen Beziehung zwischen der aktiven Stufe und der vorgewählten Stufe im Stufen- s statusblock-Lademikroprogramm verwendet. Die Ausgangs- : signale des Vier-auf-zwei Codierers 181c werden auch an die : Aufruffolgesteuerung 285 gesendet, um die aufzurufende ; Unterbrechungsstufe zu wählen. i

Das Wartestufenregister 335 hat nur drei Bitpositionen, da j die Stufe 0 niemals wartend sein kann, weil es dazu keine Stufe j höherer Priorität gibt. Eine wartende Stufe ist eine Stufe, die } ausgeführt, aber dann unterbrochen und ausgesetzt wurde ! durch eine höhere Stufe. Die Ausgangssignale des Wartestufen- ;j registers 335 werden mit den Ausgangssignalen des Aktiv-Stufenregisters 181 im ODER-Glied 340 verknüpft und an die Prio- j ritätsunterbrechungssammelleitung 192 gegeben auf Anforde- | rung des Mikroprogramms durch Erregung der Torschaltung 341 aufgrund der Decodieranweisung «Quelle sind In-Arbeit-Kippglieder» auf der Leitung 342. Die Einrichtung «In-Arbeit» merkt sich für das Mikroprogramm jede Unterbrechungsstufe, die entweder aktiv oder wartend ist, so dass das Mikropro- j gramm erfährt, welche Stufe in Arbeit ist oder zu bearbeiten { sein wird, wenn eine Aktivität auf einer höheren Stufe endet, j Der Ladebefehl für den Stufenstatusblock kann Unterbre- j chungsstufen freigeben oder sperren durch Einschalten oder j Zurückstellen entsprechender Bits im Warte-Stufenregister j 335. Wenn die Zielstufe die Stufe 0 ist und aktiviert werden j muss, dann wird das Aktiv-Stufenbit für die Stufe 0 im Register 181 automatisch gesetzt.

Wie bereits gesagt, ist der Unterbrechungsalgorithmus implementiert in der Schaltung 345 am Eingang zum Register mit den Aktiv-Stufenbits. Sie hat folgende Kombinationsfunk- j tion: I

Die Masken- und Unterbrechungsanforderungen vom Regi-1 ster 175 und der Sammelleitung 261 werden für die Sammellei- i tung 182 UND-verknüpft zu neuen Anforderungen, das Aktiv- j Stufenregister 181 zu laden. Wenn eines dieser vier Bits auf der j Sammelleitung 182 eine höhere Priorität hat als dasjenige, das j im Warte-Stufenregister 335 steht oder bereits im Aktiv-Stufen-

5

10

15

20

25

30

35

40

45

50

55

60

65

3re ive iin-nd :en

2it-zu im eis jfe Ite les

13

creder ster den iter nus ster mk-

egi-llei-:tiv-der das fen-

register 181, kann das höchste neue Anforderungsbit in das Register 181 gesetzt werden. Die Prioritätszuordnung extremer Unterbrechungsanforderungen erfolgt hier so, dass beim Ausstehen einer Anforderung für eine höhere Stufe das Setzen des Aktiv-Stufenbit für eine niedrigere Stufe gesperrt wird. Die zwei Vorwahl-Stufenbits des Registers 185 werden durch Mikroprogramm gesetzt und erregen die vier Ausgänge des fest zugeordneten Decodierers 190. Diese werden im Register 335 aus verschiedenen Gründen gespeichert, z. B. um zu bestimmen, welche wartende Stufe im Register 335 bei Ausführung eines Ladebefehls für den Stufenstatusblock aktiviert oder deaktiviert werden soll. Ein weiterer Grund ist die Erzeugung

Mikroprogramm «SSB laden»

616 01;

von Eingangssignalen für das Aktiv-Stufenregister 181. Wen der Prozessor 1 beispielsweise nach einer Systemrückstellun gestartet wird, wird auf diese Weise die Stufe 0 aktiv geschalte so dass die Maschine eine Stufe hat, auf der sie arbeiten kam 5 Im Ausführungsbeispiel werden Mikroprogrammroutine zur Steuerung der Schaltungseinrichtungen zur Manipulatio der Aufgabenverteilung benutzt, eine Steuerung auf bekannt Weise durch sequentielle Logik ist jedoch ebenso möglich.

io Ein Beispiel für die Mikroprogrammroutinen für die Au; führung der Befehle SSB-LD und SSB-SP wird anschliessend ir einzelnen beschrieben.

Quelle

RW-Strg.

Best.

SP.-

sonstiges

Wort der

Strg.

Nr.

nd

on

Stapel (Rx)

Durchg.

vorgew. Stufe

setze Progr.-Fehler

1

ga-

wenn nicht Überw.-

:ng

Zustand

ige

WA

+2

Stapel (BAR)

2

am

Stapel (BAR)

Durchg.

SAR & WA

LIW

3

ten

WA

+2

Stapel (BAR)

4

Pol

Stapel (Rb)

Durchg.

Y

5

SDR

Durchg.

WA

6

der

WA

Durchg.

Stapel (TEMP)

8

ert,

Stapel (Rx)

Durchg.

Y

LW

9

ier-

Y

Durchg.

Stapel (TEMPI)

10

die

WA

+2

SAR & WA

LW

11

els-

SDR

Durchg.

Stapel (IAR)

12

:wi-

WA

+2

SAR & WA

LW

13

en-

SDR

Durchg.

Y

14

igs-

Y

Durchg.

Stapel (K)

15

die

SDR

Durchg.

Y

16

ide

SDR

Durchg.

Stapel (K)

Schiebe Y links (1 Stelle)

17

, da

WA

+2

SAR & WA

LW

18

ufe

Y

Durchg.

Prüfesammelleitung

19

die

Bit 8, setze T-Kippgl.

rde

Ausgeben

wenn «Ein»

'en- :

0008

Durchg.

Zähler 75

20

>tu-

WA

+2

SAR & WA

LW

21

rio-

SDR

Durchg.

Y

22

•de-

Y

Durchg."

Stapel (K)

Dez.-Zähler, verzw.

23

jng

nach 21 wenn Zähler

eit-

= 0

2Ìt»

Stapel (TEMP Durchg.

WA

24

ufe,

1)

iro-

Durchg.

Y

25

.ten

WA-Y

Subtrahiere

WA

Verzw. wenn T-Kipp-

26

glied und Sammeil. negativ

T = 0 und Sammelleitung 57 nicht negativ (In-Arbeit- = «Aus»,

und Priorität der aktiven Stufe nicht kleiner als Priorität der vorgewählten Stufe.)

Verzw. nach 37 wenn Sammell. = 0 Durchg. Kippgl. der wartd. Stufe an Kippgl. der aktiven Stufe akt. Stufe Stapel (LSR)

Emit 0040 WA&Y

WA

Durchg. Durchg.

Durchg. Und-Nicht

Durchg.

vorgew. Stufe WA

Y

Stapel (SSR) SSR

neue

Stufe rückst.

Verzw. nach 34 wenn Aktion auf einer Stufe Wartezustand schalten

27

28

29

30

31

32

33

616013

14

Quelle

RW-Strg.

Best.

SP.- sonstiges Stra.

Wort Nr.

Stapel (BAR) Stapel (ASR) Stapel (SSR) Stapel (BAR)

Durchg. Durchg.

SAR ASR SSR SAR

LIW

nicht protokoll.

Durchg. SAR LIW Vorgew. Stufe auf

«wartend» rückst. Nicht protokoll., wenn Tx-Bit ein

T = 0 und Sammelleitung negativ (In-Arbeit = «Aus», und Priorität der aktiven Stufe niedriger als Priorität der vorgewählten Stufe.)

Verzw. nach 37

T = 1 und Sammelleitung nicht negativ (In-Arbeit = «Ein», und aktive Stufe hat Priorität nicht kleiner als vorgewählte Stufe)

T = 1 und Sammelleitung negativ (In-Arbeit = Stufe hat Priorität der vorgewählten Stufe.)

; «Ein», und aktive

ASR SSR

Y

Durchg. Durchg.

Durchg.

Stapel (ASR) Stapel (SSR)

vorgew. Stuife vorgew. Stufe (alte aktive Stufe auf «wartend» setzen

Vorgew. Stufe (alte aktive Stufe) auf «wartend» setzen Wart. Stufe (neue vorgew. Stufe) an aktive Stufe durchg. Verzw. nach 34

34

35

36

37

38

39

Verzw. nach

40

46 wenn Sammell. = 0

Stapel (BAR)

Durchg.

SAR

41

Stapel (ASR)

Durchg.

ASR

LIW

42

Stapel (SSR)

Durchg.

SSR

nicht protokoll, wenn

43

Tx-Bit ein

Gew. Stufe auf

44

«wartend» setzen

Verzw. nach 37

45

Stapel (AR)

Durchg.

SAR

LIW

Gew. Stufe auf

46

«wartend» setzen

Nicht protokoll.

47

wenn Tx-Bit ein

48

49

50

51

52

53

Im Ausführungsbeispiel wird zur Adressierung «E/A = (Rb) + 16 Bit absolute Adresse» verwendet, worin Rb von Null verschieden ist. Startbedingungen für alle Befehle sind: BAR in WA-Register 52, erstes Wort des Befehles im SDR und OP-Register 70 und 101.

Im Zyklus 1 wird die gewählte Stufe von dem durch das Rx-Feld im Befehl angegebenen Register in die Vorwahlstufen-Kippglieder (Register) gesetzt, und da der Befehl privilegiert ist, wird eine Prüfung auf den Überwachungszustand hin durchgeführt. Wenn nicht im Überwachungs-Zustand, tritt eine Programmfehlerunterbrechung auf.

Das zweite Wort des Befehls (absolute Adresse) wird im Zyklus 3 geholt und der Inhalt des Basisregisters (Rb) im Zyklus 5. Diese werden addiert zur Bildung der effektiven Adresse im Zyklus 7. Die gewählte Stufe (Rx) wird verschoben nach TEMP 1 in den Zyklen 9 und 10. Der Inhalt von BAR wird vom Speicher im Zyklus 9 geholt und im Registerstape'l im Zyklus 12

gespeichert. Der Inhalt von ASR wird geholt im Zyklus 11 und gespeichert im Registerstapel im Register 14. Der Inhalt von SSR wird im Zyklus 13 geholt und im Registerstapel in Zyklus 17 gespeichert. Zyklus 19 kopiert den Wert des In-Arbeit-Bits aus dem vorgewählten SSB in das T-Kippglied 326 zur späteren Verwendung. Ein Wert von acht wird in den Zähler 75 in Zyklus 20 gesetzt und zur Schleifensteuerung für acht Durchgänge der Mikrozyklen 21 bis 23 verwendet, um die Inhalte der SSB-Allge-meinregister R0 bis R7 aus dem Hauptspeicher 8 in den Registerstapel 80 zu schieben. Die Zyklen 24,25 und 26 stellen fest, ob die Priorität der aktiven Stufe kleiner ist als diejenige der vorgewählten Stufe, und in Zyklus 26 erfolgt eine Vier-Weg-Verzweigung je nach Zustand dieser Bedingung und dem Zustand des T-Kippgliedes 326 (des In-Arbeit-Bits) wie folgt:

1. Wenn das In-Arbeit-Bit 1 ausgeschaltet ist, und die Priorität der aktiven Stufe nicht niedriger ist als diejenige der vorgewählten Stufe, bestimmt eine Verzweigung im Zyklus 27, wenn

60

15

616 C

Sammelleitungen 57 = 0, ob die aktive Stufe gleich ist der vorgewählten Stufe. Wenn das nicht der Fall ist, wird zum Zyklus 37 verzweigt, wo die vorgewählte niedrigere Stufe abgeschaltet wird und der nächste Befehl auf der aktiven Stufe geholt wird (niedere Stufe in Wartezustand setzen). Wenn die aktive Stufe und die vorgewählte Stufe gleich sind, werden in den Zyklen 28 und 29 wartende Anforderungen untersucht. Das InArbeit-Bit der aktiven Stufe (SSR) wird abgeschaltet in den Zyklen 30 bis 33. Wenn keine Stufen warten, geht das System in den Wartezustand. Wenn eine oder mehrere Stufen warten, werden die Register BAR, ASR und SSR der Stufe mit der höchsten Priorität aus dem Registerstapel 80 in die als Gegenstück dienenden Register 95,85 und 90 kopiert und die Ausführung auf dieser Stufe in den Zyklen 34 und 37 fortgesetzt (aktive Stufe in Wartezustand).

2. Wenn das In-Arbeit-Bit ausgeschaltet ist und die Priorität der aktiven Stufe niedriger ist als diejenige der vorgewählten Stufe, muss die vorgewählte Stufe bereits ruhig sein (bedingt durch den Unterbrechungsalgorithmus). Dann wird zum Zyklus 37 verzweigt, wo die Verarbeitung auf der aktiven Stufe fortgesetzt wird (Kontext einer wartenden Aufgabe wird verändert).

3. Das In-Arbeit-Bit ist eingeschaltet und die Priorität der aktiven Stufe ist nicht niedriger als diejenige der vorgewählten Stufe. Eine Verzweigung in Zyklus 40, wenn Sammelleitung = 0, stellt fest, ob aktive Stufe = vorgewählte Stufe. Wenn nicht,

wird die vorgewählte Stufe im Zyklus 46 auf «wartend» gesetzt und die Verarbeitung auf der aktiven Stufe fortgesetzt (Aufgabe mit niedrigerer Priorität in Warteschlange). Wenn die vorgewählte und die aktive Stufe dieselbe Priorität haben, werden in den Zyklen 41,42 und 43 die Inhalte der neu gewählten • Register BAR, ASR und SSR in die separaten Register 95,85 und 90 geladen (Aufgaben auf aktiver Stufe verändert).

4. In-Arbeit-Bit ist eingeschaltet und Priorität der aktiven Stufe ist niedriger als die der vorgewählten Stufe: Zyklen 48 und 49 retten ASR und SSR der aktiven Stufe (Registerstapel 80). Die alte aktive Stufe wird während der Zyklen 50 und 51 auf «wartend» gesetzt. Die neugewählte Stufe wird zur neuen aktiven Stufe in Zyklus 52, und während des Zyklus 53 wird zum Zyklus 34 verzweigt. BAR, ASR und SSR der neuen Stufe werden in ihre Gegenregister 95,85 und 90 in den Zyklen 34 bis 36 verschoben, und die Verarbeitung wird auf der neuen Stufe mit höherer Priorität fortgesetzt (Aufgabe mit höherer Priorität ausgewählt).

Die Ausführung der Mikroprogrammroutine «SSB laden» wird anschliessend im einzelnen beschrieben unter Bezug auf die Mikroprogrammliste. Es wird angenommen, dass die Adresse des ersten Wortes des SSB im Hauptspeicher 8 «E/A = (Rb) + 16 Bit absolute Adresse» ist. Dabei ist Rb von Null verschieden. Die Anfangsbedingungen zur Ausführung des Befehlsmikroprogramms sind: Die Adresse (BAR) des nächsten Befehlswortes ist im WA-Register 52 gespeichert, und das erste Wort des ausgeführten Befehles (d.h. «SBB laden») steht im SDR-Register 70 und im OP-Register 101. Die Ausführung eines jeden Mikrowortes wird als ein Zyklus bezeichnet.

Mit den ersten sieben Zyklen der Mikroprogrammliste wird die effektive Adresse des ersten Wortes des gewählten SSB im Hauptspeicher 8 errechnet. Im Zyklus 1 wird das Rx-Feld des laufenden (akuten) Befehls imOP 101 über Torschaltung 101b an das Stapeladressregister 105 geleitet, um aus dem Stapel das Register der aktiven Stufe auszulesen, das durch den Rx-Wert gewählt wurde. Diese Registerposition enthält die Stufe für den vorgewählten SSB. Die Stufenbits, die in dieser Registerposition des Stapels 80 enthalten sind, sind bestimmt für das Register 185 (vorgewählte Stufe), Übertragung über die Prozessorsammelleitung 57 (Bits 14 und 15). Ausserdem wird das Über-wachungszustandsbit im SSR-Register 90 durch ein nicht dargestelltes Ausgangssignal der Steuerdecodierer 209 (Fig. 2B)

abgefragt und «Programmfehler» gesetzt, wenn das aktive Pi gramm sich nicht im Überwachungszustand befindet.

Im Zyklus 2 wird die Adresse des nächsten Befehles im W Register um zwei erhöht (im Rechenwerk 51), und der erhöht 5 Wert wird im Stapelregister (BAR) der aktiven Stufe gespeichert.

Im Zyklus 3 wird die Adresse im Stapelregister (BAR) der aktiven Stufe an das SAR-Prozessorregister 95 und an das Wv Register 52 gegeben. Diese Adresse im Register 95 ist die io Adresse des zweiten Wortes des SSB-Ladebefehles, und die Speichersteuerungen laden dieses zweite Wort des Befehles i das Speicherdatenregister 70. Die Daten vom Speicher stehei jedoch im SDR 70 erst im dritten nachfolgenden Zyklus, d. h. i Zyklus 6, zur Verfügung.

15 Im Zyklus 4 wird der Adresswert im WA-Register 52 im Rechenwerk 51 um zwei erhöht und im Stapelregister (BAR) i der aktiven Stufe gespeichert.

Im Zyklus 5 wird das Rb-Feld aus dem OP-Register 101 in das SAR 105 geleitet, um das Register in der aktiven Stufe des 20 Stapels 80 zu wählen, das die dem Rb-Feld entsprechende Bas adresse enthält. Dieser Basisadresswert ist für das Y-Register 53 bestimmt.

Im Zyklus 6 steht jetzt die absolute Adresse im SDR-Pro-zessorregister 70 zur Verfügung, die in Zyklus 3 vom Speicher 25 angesteuert wurde, und dieser Wert wird vom Register 70 an das WA-Register 52 gegeben.

Im Zyklus 7 werden der Basisadresswert im Y-Register 53 und der 16 Bit lange absolute Adresswert im WA-Register 52 des Rechenwerks zueinander addiert, und das Ergebnis ist 3o bestimmt sowohl für das SAR-Prozessorregister 95 als auch fü das WA-Register 52.

Im Zyklus 8 wird die effektive Adresse vom WA-Register 52 in das TEMP-Register des Stapels 80 abgespeichert.

Im Zyklus 9 wird das durch die Rx-Registerbits im OP-REG 35 101 bezeichnete Aktiv-Stufenregister über das SAR 105 gewählt und wird an das Y-Register 53 gegeben. Gleichzeitig holen die Speichersteuerungen das nächste Wort vom Hauptspeicher 8 mit der Adresse, die in Zyklus 7 in das SAR-Register 95 gesetzt wurde. Diese Adresse im SAR-Register 95 ist, wie 4o schon gesagt, die Adresse des ersten Wortes, d.h. des Befehlsadressregisters BAR des gewählten SSB.

Im Zyklus 10 werden die Bits für die vorgewählte Stufe von Y-Register 53 abgespeichert in das TEMP 1 Register des Stapels 80, weil das Register 185 (vorgewählte Stufe) nicht als 45 Quelle benutzt werden kann. Da mit diesen Bits gemäss nachfolgender Beschreibung die Werte der vorgewählten Stufe und der aktiven Stufe verglichen werden müssen, müssen diese Werte in TEMP 1 für die spätere Benutzung in dieser Operation abgespeichert werden.

so Im Zyklus 11 wird die Speicheradresse vom WA-Register 52 im Rechenwerk fortgeschrieben und an das WA-Register 52 und das SAR-Prozessorregister 95 weitergegeben. Mit der fortgeschriebenen Adresse wird der Inhalt des ASR vom Hauptspeicher 8 geholt und in die vorgewählte Stufe des Registersta-55 pels 80 in den Zyklen 14 und 15 abgespeichert.

Im Zyklus 12 wird die Adresse, die im SDR-Prozessorregi-ster 70 gespeichert ist, an das BAR-Register der vorgewählten Stufe im Stapel 80 weitergegeben.

Im Zyklus 13 wird die Adresse im WA-Register 52 fortge-60 schrieben und an das SAR-Prozessorregister 95 und das WA-Register 52 gegeben. Der Inhalt des Stufenstatusregisters SSR des vorgewählten Stufenstatusblocks wird unter Verwendung der fortgeschriebenen Adresse im SAR-Register 95 geholt. Die SSR-Daten werden in das LSR-Register der vorgewählten b5 Stufe im Stapel 80 während des Zyklus 17 weggespeichert.

In den Zyklen 14 und 15 stehen die Daten des Adressschlüsselregisters ASR im SDR-Prozessorregister 70 und werden weitergegeben an das Y-Register 53 im Zyklus 14, und vom

616013 l

Y-Register an das ASR-Register der vorgewählten Stufe im Stapel 80 während des Zyklus 15.

Im Zyklus 16 steht die Stufenstatusregisterinformation im Prozessor-SDR 70 und wird weitergegeben an das Y-Register 53. 5

Im Zyklus 18 werden die Bits des Vorwahl-Stufen-Statusregisters übertragen vom SDR-Prozessorregister 70 an das SSR-Register der vorgewählten Stufe im Stapel 80. Ausserdem werden die SSR-Bits im Y-Register 53 um eine Bitposition nach links verschoben, um das In-Arbeit-Bit in der Bitposition 8 des l0 Y-Registers 53 einzuschalten. Damit kann dieses Bit während des Zyklus 19 abgefragt und das T-Kippglied 326 (Fig. 15) eingeschaltet werden, wenn das In-Arbeit-Bit eingeschaltet ist.

Im Zyklus 18 wird die Adresse im WA-Register 53 fortgeschrieben und an das SAR-Prozessorregister 95 und das WA- , 5 Register 52 gegeben. Mit der fortgeschriebenen Adresse im SAR-Prozessorregister 95 wird das nächste SSB-Wort vom Hauptspeicher 8 geholt, in diesem Fall der Inhalt des RO-Regi-sters.

Im Zyklus 20 wird der Wert 8 in den Zähler 75 gesetzt und 2o zur Schleifensteuerung für 8 Durchgänge der Mikrozyklen 21 bis 23 verwendet, um die Allgemeinregister R0 bis R7 des vorgewählten SSB aus dem Hauptspeicher 8 in den Registerstapel 80 zu setzen. Während dieser Schleifensteuerung wird bei jeder Adressierung des Stapels 80 durch das SAR-Register 105 die 2$ Adresse vom Register 105 in der Inkrementierschaltung 320 um eine Einheit erhöht, und der neue Wert in das Stapelverbindungsregister 321 gesetzt. Während der nächsten Adressierung des Stapels 80 gibt die Torschaltung 322 den neuen Adresswert in das Register 105. Gleichzeitig wird der Zähler 75 um eins 30 heruntergesetzt durch eine nicht dargestellte Schaltung (für jeden Durchgang durch die Schleife). Jedesmal, wenn der Zähler 75 heruntergesetzt wird, wird er in Zyklus 23 auf Null abgefragt. Wenn keine Null gefunden wird, wird zum Zyklus 21 zurückverzweigt. Wenn aber die Nullbedingung erkannt wird, 35 fährt das Programm mit dem Zyklus 24 fort.

Die Zyklen 24,25 und 26 bestimmen, ob die Priorität der aktiven Stufe kleiner, gleich oder grösser ist als diejenige der vorgewählten Stufe. In Zyklus 26 erfolgt auf grund dieser Bedingung und der Stellung des Kippgliedes 326 (Fig. 15), das 4o den Wert des In-Arbeit-Bits der vorgewählten Stufe liefert, eine Vier-Weg-Verzweigung. In Zyklus 24 werden die Vorwahl-Stu-fenbits, die in das TEMP 1-Register des Stapels 80 abgespeichert wurden, übertragen in das WA-Register 52. Die Aktiv-Stufenbits werden aus dem Register 181 zur Angabe der akti- 45 ven Stufe (Fig. 5) weitergegeben an das Y-Register 53 (während des Zyklus 25). Im Zyklus 26 wird die aktive Stufe im Y-Register 53 subtrahiert von der vorgewählten Stufe im WA-Register 52. Das Ergebnis wird vom Rechenwerks-Ausgang 56 durch die Torschaltung 58 an die Prozessorsammelleitung 57 geleitet. 50

Wie in Fig. 15 zu sehen ist, wird das Bit 0 der Prozessorsammelleitung 57 auf eine Negativ-Bedingung (über die Torschaltung 327) abgefragt. Die Torschaltung 327 der Fig. 15 ist ein Teil der Steuerschaltung für bedingte Verzweigungen (152) der Fig. 2A, und die Abfrageleitungen 328 und 329 der Fig. 15 haben 55 ihren Ursprung in den Steuerdecodierschaltungen 209 der Fig. 2B und sind ein Teil der allgemein mit der Bezugszahl 286 in Fig. 2B bezeichneten Ausgabeleitungen.

Im Ausführungsbeispiel erfolgt die Vier-Weg-Verzweigung durch Verbinden des Ausganges 330 des T-Kippgliedes 326 mit ào Bit 5 des ROSAR 193, und durch Koppeln des Ausganges 331 der Torschaltung 327 auf Bit 6 des ROSAR 193. Abhängig von einem der vier verfügbaren Zustände der Kombination von Torschaltung 327 und T-Kippglied 326 (d. h. 00,01,10 und 11)

wird das ROSAR 193 veranlasst, eine von vier verschiedenen m Stellen im ROS-Speicher 201 anzusteuern. In der obigen Mikroprogrammliste sind diese vier Stellen im Mikfoprogrammspei-cher 201 bezeichnet durch die Zyklen 27,39,40 und 48.

16

In dem ersten zu behandelnden Verzweigungsfall ist das T-Kippglied 326 zurückgestellt, weil das In-Arbeit-Bit abgeschaltet war, und das Ausgangssignal der Torschaltung 327 ist auf dem logischen Null-Pegel, weil die Priorität der aktiven 5 Stufe nicht niedriger ist als diejenige der vorgewählten Stufe. Es erfolgt eine Verzweigung im Zyklus 27, in dem eine Deco-dierschaltung 332 die Sammelleitung 57 auf einen von Null verschiedenen Zustand prüft, wenn ein Signal durch die Decodier-schaltung 209 (Fig. 2B) an die Eingangsleitung 332a der Fig. 15 l0 angelegt wird. Wenn sich die Sammelleitung 57 nicht im Null-Zustand befindet, wird zum Zyklus 37 verzweigt. Wenn die Daten auf der Sammelleitung 57 jedoch gleich null sind, wird im Zyklus 28 weitergearbeitet. Bei der Verarbeitung im Zyklus 28 sind die aktive und die vorgewählte Stufe gleich. Im Zyklus 28 15 wird der Inhalt des Registers 335 (wartende Stufe) über die Torschaltung 336 zum Register 181 (aktive Stufe) übertragen (Fig. 5). Im Zyklus 29 werden die Aktiv-Stufenbits vom Register 181 durch den Codierer 181c, die Sammelleitung 181a, die Torschaltung 181d, die Bitleitungen 14 und 15 der Prozessorsam-20 melleitung 57 und die Torschaltung 186 zum Register 185 (vorgewählte Stufe) übertragen (Fig. 2A).

Um das In-Arbeit-Bit im Aktiv-Stufenregister SSR im Stapel 80 anzuschalten, wird der Inhalt des SSR-Registers im Zyklus 30 an das WA-Register 52 gegeben. Im Zyklus 31 wird 25 der Wert 0040 in das Y-Register 53 (vom Ausgang des ROS-Datenregisters 202) geleitet, wobei die Torschaltung 203 und die Prozessorsammelleitung 57 die Quelle sind. Im Zyklus 32 wird der Inhalt der Register 52 und 53 in das Rechenwerk 51 gegeben, um eine UND-NICHT-Funktion auszuführen, und das 30 Ergebnis wird in das aktive SSR-Register im Stapel 80 geleitet. Dadurch wird das In-Arbeit-Bit des SSB effektiv ausgeschaltet, das gerade in der gewählten Stufe in den Zyklen 1 bis 26 geladen wurde.

Während des Zyklus 30 wird auch das Bit für die wartende 35 Stufe im Register 335 (Fig. 5) entsprechend der vorgewählten Stufe im Register 185 bei der Einleitung der Routine zurückgestellt, da ihr In-Arbeit-Bit ausgeschaltet ist, und die Verarbeitung auf dieser Stufe nicht fortgeführt werden kann.

Im Zyklus 32 werden auch die Kippglieder für die aktive 40 Stufe im Register 181 abgefragt, um festzustellen, ob auf irgend einer Stufe etwas getan werden muss. Der Inhalt des Registers 181 hängt ab von der vorhergehenden Übertragung des Inhalts des Registers 335 (wartende Stufe) in das Register 181 (aktive Stufe) während des Zyklus 28. Wenn keine Aktion in einer der 45 vier Stufen aussteht, werden im Zyklus 33 die Stufenstatusbits vom WA-Register 52 an das Vorwahl-Stufenregister 90 übertragen, und der Prozessor in den Wartezustand versetzt, d. h. im Aktiv-Stufenregister 181 ist kein Stufenbit gesetzt.

Wenn jedoch während des Zyklus 32 festgestellt wird, dass 50 auf einer der vier Stufen etwas getan werden muss, dann wird zum Zyklus 34 verzweigt. In den Zyklen 34 bzw. 35 und 36 werden die Stapelregister SAR, ASR und SSR der höchsten wartenden Prioritätsstufe vom Stapel 80 in die separaten Register SAR, ASR und SSR übertragen. Während des Zyklus 34 wird 55 ausserdem das nächste Befehlswort von der im SAR-Prozessor-register 95 gespeicherten Adresse geholt. Im Zyklus nach dem Zyklus 36 wird die Verarbeitung des neuen Befehlswortes eingeleitet.

Falls im Zyklus 27 die Bedingung «Sammelleitung von null 60 verschieden» festgestellt wurde und zum Zyklus 37 verzweigt wurde, wird die vorgewählte im Register 335 wartende Stufe aktiviert und das nächste Befehlswort mit Hilfe der vom Register BAR der aktiven Stufe im Stapel 80 an das SAR-Prozessor-register 95 übertragenen Adresse geholt. Die Verarbeitung 65 wird auf der aktiven Stufe fortgesetzt.

Falls während des Zyklus 26 das In-Arbeit-Bit ausgeschaltet ist und die aktive Stufe eine niedrigere Priorität hat als die vorgewählte, muss die vorgewählte Stufe bereits im Ruhezustand

17

61601

sein, und es wird zum Zyklus 39 verzweigt. Wenn sie sich nicht vorher im Ruhezustand befand, hätte sie bereits die Aufgabe mit niedrigerer Priorität in der aktiven Stufe vorher abgeschlossen. In diesem Fall wird im Zyklus 39 zum Zyklus 37 verzweigt, wo die Verarbeitung auf der aktiven Stufe fortgesetzt wird durch Übertragung des Inhalts des Registers BAR der aktiven Stufe im Stapel 80 an das SAR-Prozessorregister 95 und durch Holen des nächsten Befehlswortes der Aufgabe der aktiven Stufe.

Wenn das In-Arbeit-Bit während der Ausführung des Zyklus 26 eingeschaltet ist (T-Kippglied 326 ist gesetzt) und die aktive Stufe keine niedrigere Priorität hat als die vorgewählte Stufe, wird zum Zyklus 40 verzweigt. Im Zyklus 40 fragt die Schaltung 332 die Sammelleitung 57 auf einen von null verschiedenen Zustand ab. Befindet sich die Sammelleitung 57 in einem solchen Zustand, wird zum Zyklus 46 verzweigt, um die Verarbeitung auf der aktiven Stufe fortzusetzen. Die vorgewählte Stufe wird im Register 335 auf «wartend» gesetzt.

Wenn sich die Sammelleitung 57 jedoch im Null-Zustand befindet, wird die Verarbeitung mit dem Zyklus 41 fortgesetzt. In diesem sind die aktive und die vorgewählte Stufe gleich, und da die Information für BAR, ASR und SSR in die entsprechenden Register der vorgewählten Stufe im Stapel 80 gesetzt wurde, muss diese Information jetzt in die separaten Register übertragen werden. In den Zyklen 41,42 und 43 wird somit der Inhalt der Stapelregister BAR, ASR und SSR der gewählten Stufe an die separaten Register 95,85 und 90 übertragen. In Zyklus 44 wird die vorgewählte Stufe in das Wartestufenregister 325 gesetzt. Im Zyklus 45 wird zum Zyklus 37 verzweigt und dort die Verarbeitung auf der neuen Stufe eingeleitet. Das BAR-Register im Stapel 80 wird dann zum SAR-Prozessorregister 95 übertragen und der nächste Befehl während des Zyklus 37 geholt. Im Zyklus 37 wird ausserdem das den Wartezustand der vorgewählten Stufe anzeigende Kippglied wieder zurückgestellt, da sie für die Verarbeitung gewählt wurde.

Wenn gemäss obiger Beschreibung während des Zyklus 40 zum Zyklus 46 verzweigt wird, wird die Adresse des nächsten Befehls vom Register BAR der aktiven Stufe im Stapel 80 an das SAR-Prozessorregister 95 übertragen, um das nächste Befehlswort zu holen. Ausserdem wird das Kippglied im Wartestufenregister 335, das der der vorgewählten Stufe entspricht,

Mikroprogramm «SSB Abspeichern»

auf «wartend» gesetzt und somit die Aufgabe mit niedrigerer Priorität (definiert durch den SSB der vorgewählten Stufe) in die Warteschlange gesetzt.

Falls während des Zyklus 26 zum Zyklus 48 aufgrund eines s eingeschalteten In-Arbeit-Bits verzweigt wird (T-Kippglied 31 gesetzt), und die aktive Stufe eine niedrigere Priorität hat als die vorgewählte (Sammelleitung 57 ist negativ und erzeugt daher am Ausgang 331 der Torschaltung 327 ein logisches Einer-Signal), wird die Aufgabe mit höherer Priorität auf der io vorgewählten Stufe berücksichtigt. In den Zyklen 48 und 49 wird der Inhalt der separaten Register ASR und SSR (85 und 90) entsprechend an die Register ASR und SSR der aktiven Stufe im Stapel 80 übertragen. Das Register BAR der aktiven Stufe im Stapel 80 braucht nicht fortgeschrieben zu werden, i s weil das bereits oben in Zyklus 4 geschah.

Im Zyklus 49 werden die Bits der vorgewählten Stufe vom Register 185 über die Torschaltung 191 in das Wartestufenreg ster 335 geleitet, um die vorgewählte Stufe auf «wartend» zu setzen.

20 Der alte aktive Stufenwert steht noch im Y-Register 53 (Zyklus 25) und wird im Zyklus 50 zum Register 185 (vorgewählte Stufe) übertragen. Im Zyklus 51 wird dieser alte aktive Stufenwert in das Register 335 (wartende Stufe) über den Decodierer 190 und die Steuerschaltung 191 übertragen, um 25 die alte aktive Stufe auf «wartend» zu setzen.

Im Zyklus 52 wird das Bit für die neue vorgewählte Stufe vom Register 335 in das Register 181 (aktive Stufe) über die Torschaltung 336 übertragen, um die neue Aufgabe auf der höheren Stufe zu berücksichtigen.

30

Im Zyklus 53 wird zum Zyklus 34 verzweigt. In den Zyklen 34,35 und 36 wird der Inhalt der Register BAR, ASR und SSR der vorgewählten Stufe im Stapel 80 übertragen an die entspri chenden separaten Register SAR, ASR, SSR (95,85 und 90). In 35 Zyklus 34 wird mit der Adresse im SAR-Prozessorregister 95 der als erster in der neugewählten Aufgabe auszuführende Befehl geholt. Die Ausführung dieses Befehles beginnt nach Ausführung des Zyklus 36. Die gewählte Aufgabe mit höherer Priorität wird somit in Angriff genommen und die Aufgabe dei 40 aktiven Stufe mit niedrigerer Priorität in den Zustand «wartend» gebracht.

Quelle

RW.-Strg.

Best.

SP.-Strg.

sonstiges

Wort Nr.

Stapel (Rx)

Durchg.

gew. Stufe

1

WA

+ 2

Stapel (BAR)

2

Stapel (BAR)

Durchg.

SAR & WA LIW

3

WA

+ 2

Stapel (BAR)

4

Stapel (Rb)

Durchg.

Y

5

SDR

Durchg.

WA

6

WA + Y

Addiere

SAR & WA

7

WA

Durchg.

TEMP

8

Stapel Rx

Durchg.

WA

9

akt. Stufe

Durchg.

Y

10 '

WA-Y

Subtrahiere

WA

Verzw. wenn #0

11

SSR

Durchg.

Stapel (SSR)

12

ASR

Durchg.

Stapel (ASR)

13

TEMP

Durchg.

WA

14

Ausgeben 000B

Durchg.

Zähler

15

Stapel (K)

Durchg.

SDR

16

WA

Durchg.

SAR

SW

17

WA+ 2

Durchg.

WA

Verzw. nach 16 wenn Zähler # 0 Zähler vermindern

18

Stapel (BAR)

Durchg.

SAR

LIW

19

616013

In der Mikroprogrammroutine «SSB abspeichern» bezieht sich die aktive Stufe auf die ausgeführte Aufgabe und daher auf diejenige Stufe im Stapel 80, die die zu der ausgeführten Aufgabe gehörenden SSB-Register enthält. Die vorgewählte Stufe bezieht sich auf die Aufgabe, deren SSB-Registerdaten von den entsprechenden Stufenregistern des Stapels 80 in den Hauptspeicher 8 übertragen werden.

In den Zyklen 1 bis 8 der Routine «SSB-abspeichern» wird die effektive Adresse des vorgewählten SSB wie bei der Ausführung des Befehls «SSB laden» festgelegt. Die Werte für die vorgewählte (Rx) und die aktive Stufe werden in den Zyklen 9, 10 und 11 verglichen. Wenn sie gleich sind, werden die Zyklen 12 und 13 ausgeführt, um die Register SSR und ASR der aktiven Stufe im Stapel 80 aus den separaten Registern SSR und ASR (90 und 85) fortzuschreiben, bevor der laufende SSB im Hauptspeicher 8 gespeichert wird. Das Stapelregister BAR wurde bereits im Zyklus 4 fortgeschrieben.

Wenn die Stufen nicht gleich sind, werden die Schritte 12 und 13 weggelassen und die Ausführung in Zyklus 14 fortgesetzt, wo die effektive Adresse aus dem TEMP-Register im Stapel 80 wiedergewonnen und an das WA Register 52 geleitet wird. Der Dezimalwert 11 wird im Zyklus 15 in den Zähler 75 gesetzt und zur Schleifensteuerung in den Zyklen 16,17 und 18 verwendet, um den gesamten SSB in den Hauptspeicher 8 ähnlich zu speichern, wie es oben für die SSB-Laderoutine beschrieben wurde. Die verwendete Stapeladresse (K) wird nach der Benutzung automatisch erhöht durch die Inkremen-tierschaltung 320, das Register 321 und die Torschaltung 322. Die Befehlsausführung läuft in Zyklus 19 weiter, wo der in der Reihenfolge nächste Befehl der aktiven Stufe geholt wird.

Als Beispiel wurde eine Art der Adressierung für das Laden und Abspeichern des Stufenstatusblocks SSB beschrieben, andere Adressformen können jedoch ebenso benutzt werden.

Résumé

Im beschriebenen Ausführungsbeispiel belegen die Stufen-statusblöcke normalerweise zusammenhängende Bereiche des Hauptspeichers und bestehen aus folgenden Parametern:

Wort 1 - die zur Aufgabe und ihrem Ausführungszustand gehörende Statusinformation (Stufenstatus genannt)

Wort 2 - Adressschlüsselregisterinformation, identifiziert die der Aufgabe zugeordneten Adressräume.

Wort 3 - Die Befehlsadresse, an der die Ausführung der Aufgabe beginnen oder fortgeführt werden soll.

Wort 4 - Dieser Bereich enthält den Inhalt der bei Aktivierung der Aufgabe bis II zu benutzenden Allgemeinregister.

Der im Hauptspeicher diesem Abschnitt des Stufenstatusblocks unmittelbar folgende Bereich kann für Programmsteuerdaten benutzt werden. Zwar werden die Daten aus diesem anschliessenden Bereich nicht zur Steuerung von Schaltungseinrichtungen (Hardware) benutzt. Doch ist es bequem, die Aufgabe in einem zusammenhängenden Speicherblock zu beschreiben. Der Aufbau des Programmsteuerungsteils des Stufenstatusblocks hängt ab von der Art des verwendeten Programmiersystems und nicht von den voranstehenden Wörtern 1 bis 11 des Stufenstatusblocks.

Um eine gegebene Aufgabe auf einer gegebenen Stufe zu aktivieren, wird ein Befehl «Stufenstatusblock laden» ausgeführt. Dieser Befehl errechnet die effektive Adresse des gewählten Stufenstatusblocks im Hauptspeicher und lädt diesen Block in die besonderen (separaten) Schaltungseinrichtungen der parametrisch durch den Befehl gewählten Stufe. Der Ladebefehl für den Stufenstatusblock kann auch dazu benutzt werden, eine Aufgabe auszusetzen oder zu beenden.

Der jeweilige Status der auf jeder Stufe im System aktiven Aufgaben kann abgefragt und in den Hauptspeicher kopiert werden durch einen Befehl «Stufenstatusblock abspeichern», der genau entgegengesetzt wirkt wie der Stufenstatusblock-

18

Ladebefehl, d. h., der Inhalt der separaten Register und die zur adressierten Stufe gehörenden Statusbedingungen werden in die Hauptspeicherstellen gesetzt, welche an der effektiven Adresse beginnen, die aus dem Stufenstatusblock-Speicherbe-5 fehl errechnet wurde.

Durch Anhängen der Programmsteuerparameter an den Parametersatz im Stufenstatusblock, der sowohl von den Schal-. tungseinrichtungen (Hardware) als auch von den Programmen (Software) benutzt wird, kann man ein einziges Register als io Basis für die Manipulation der Statusdaten der ganzen Aufgabe verwenden. Das Stufenstatuswort kann folgenden Inhalt haben:

1. Einen Satz arithmetischer/logischer Ergebnisanzeiger als Ergebnis bestimmter Operationen, die nachfolgend bei Verls zweigungsbefehlen zur Entscheidungsfindung benutzt werden.

2. Ein die Existenz des Überwachungszustandes bezeichnendes Bit. Im Überwachungszustand können diejenigen Befehle ausgeführt werden, die die Manipulation von Systemeinheiten gestatten. Wenn das Bit auf Null steht, wird das

20 System als im Problemzustand befindlich betrachtet und Befehle dieser Art werden unterdrückt.

3. Ein «In-Arbeit»-Bit zeigt an, dass die Aufgabe entweder gegenwärtig aktiv ist oder aufgrund einer Unterbrechung höherer Priorität vorübergehend zurückgestellt wurde. Das In-

25 Arbeit-Bit wird für Aufgabenumschaltung und Aufgabenabruf benutzt.

4. Ein Protokollbit wird verwendet, wenn eine schaltungsbe-zogene Protokollierung für die laufende Aufgabe vorgesehen ist.

30 5. Die System-Summenmaskenbits und andere Unterbre-chungssteuerbedingungsbits sind im Stufenstatus enthalten. Andere Funktionen für die Steuerung der Maske in anderen Systemen können natürlich ebenfalls in den Stufenstatus eingeschlossen werden. Der Stufenstatus ist ebenso wenig wie die 35 übrigen Felder im Stufenstatusblock auf eine Wortlänge begrenzt.

Wenn Ladebefehle für den Stufenstatusblock ausgeführt werden, so ist ihre Auswirkung auf das System bestimmt durch drei Faktoren:

40 1. Die aktive (laufende) Ausführungsstufe

2. Die parametrisch beim Laden des Stufenstatusblocks als Zielstufe gewählte (vorgewählte) Stufe.

3. Der Zustand des in dem durch die effektive Adresse des Stufenstatusblock-Ladebefehls bezeichneten Stufenstatus-

« blocks enthaltenen In-Arbeit-Bits.

Wenn das In-Arbeit-Bit in dem durch den Stufenstatus-block-Ladebefehl bezeichneten Stufenstatusblock auf Eins steht, hat der Ladebefehl für den Stufenstatusblock folgende Wirkung:

so 1. Wenn die vorgewählte Stufe eine niedrigere Priorität hat als die aktive Stufe, wird die vorgewählte Stufe in einen Wartezustand gesetzt und ihr Stufenstatus wird definiert durch denjenigen Stufenstatusblock, der an der effektiven Adresse aus dem Ladebefehl für den Stufenstatusblock stand. Vorausgesetzt, 55 dass keine Prioritätsunterbrechungen auf einer höheren als der vorgewählten Stufe angefordert werden, wird nach Beendigung der Arbeit auf der aktiven Stufe die vorgewählte Stufe aktiviert.

2. Wenn die vorgewählte Stufe die gleiche Priorität hat wie. 60 die aktive Stufe, wird die vorgewählte zur aktiven Stufe, und ihr

Stufenstatus wird definiert durch den Stufenstatusblock an der durch den Ladebefehl des Stufenstatusblocks angegebenen effektiven Adresse.

3. Wenn die vorgewählte Stufe eine höhere Priorität hat als 65 die aktive Stufe, wird die vorgewählte zur aktiven und ihr Stufenstatus wird definiert durch den Stufenstatusblock an der durch den Ladebefehl für den Stufenstatusblock angegebenen effektiven Adresse.

19

616013

Die Operation 1 gestattet das Einordnen einer Aufgabe mit niedriger Stufe in die Warteschlange und ihre Ausführung, wenn die wichtigere Aufgabe beendet ist. Die Operation 2 gestattet die Modifikation der aktiven Aufgabe, und die Operation 3 eine Unterbrechung zur Bevorzugung der höheren Stufe und ein Aussetzen der alten aktiven Stufe.

Im folgenden Abschnitt werden die Operationen beschrieben, die ablaufen, wenn das In-Arbeit-Bit im Stufenstatusblock (an der durch die effektive Adresse, die im Ladebefehl für den Stufenstatusblock enthalten ist, angegebenen Hauptspeicherstelle) eine Null ist:

1. Wenn vorgewählte Stufe eine niedrigere Priorität hat als die aktive Stufe, wird die vorgewählte Stufe nicht ausgesetzt. Ihr Stufenstatus ist definiert durch den Stufenstatusblock an der durch den Ladebefehl für den Stufenstatusblock angegebenen effektiven Adresse.

2. Wenn die vorgewählte Stufe gleich der laufenden Stufe ist, wird die Bearbeitung auf der aktiven Stufe beendet, wobei ihr Stufenstatus definiert ist durch den Stufenstatusblock an der durch den Ladebefehl für den Stufenstatusblock angegebenen

5 effektiven Adresse.

3. Wenn die vorgewählte Stufe eine höhere Priorität hat als die aktive Stufe, wird der höhere Stufenstatus definiert durch den Stufenstatusblock an der durch den Ladebefehl für den Stufenstatusblock angegebenen effektiven Adresse.

io

Der obige Fall 1 gestattet das Aussetzen oder Beenden einer Aufgabe, wobei ihr Status entweder nach Wunsch verändert oder nicht verändert wird. Der obige Fall 2 gestattet dieselbe Operation auf der aktiven Stufe, während der Fall 3 die

15 Einordnung einer Aufgabe auf einer höheren Stufe ermöglicht, ihre Ausführung jedoch nach Wunsch verzögern lässt.

G

15 Blatt Zeichnungen

Claims (7)

1. 616013

   PATENTANSPRÜCHE

   1. Datenverarbeitungsanlage mit Einrichtungen zur wech->elnden Bearbeitung mehrerer Aufgaben auf verschiedenen Prioritätsstufen, mit einem Prozessor und einem Hauptspeicher, gekennzeichnet durch 5

   - eine Stapelanordnung (80) mehrerer Registergruppen, wobei jede Registergruppe einer Prioritätsstufe zugeordnet ist und Register zur Aufnahme eines Blockes von Zustands- und Steuerdaten einer Aufgabe aus dem Hauptspeicher aufweist,

   - zusätzliche separate Register (85,90,95) zur Aufnahme 10 ausgewählter Steuerdaten aus je einer Registergruppe zur Steuerung der Bearbeitung je einer Aufgabe,

   - ein erstes Stufenregister (181) zur Anzeige der jeweils für die Verarbeitung aktiven Stufe, und ein zweites Stufenregister '185) zur Anzeige einer jeweils vorgewählten Stufe, in die ein 15 Block von Zustands- und Steuerdaten übertragen wird, sowie,

   - Verbindungen (192) vom ersten Stufenregister zur Adres-siereinrichtung(193) eines Steuerprogramm-Festspeichers '201) des Prozessors und Verbindungen (181A, 185A) vom ersten und vom zweiten Stufenregister zu einer Adressierein- 20 -ichtung (105) der Registergruppen-Stapelanordnung.
2. 2. Datenverarbeitungsanlage nach Patentanspruch 1,

   dadurch gekennzeichnet, dass eine Verbindungsschaltung (190) vorgesehen ist zwischen dem Ausgang des zweiten Stufenregi->ters (185) und dem Eingang des ersten Stufenregisters (181) 25 zur Übertragung einer Anzeigeinformation für die vorgezählte Stufe in das Stufenregister zur Anzeige der aktiven Stufe.
3. 3. Datenverarbeitungsanlage nach Patentanspruch 1,

   dadurch gekennzeichnet, dass ein bistabiles Kippglied (326, 30 7ig. 15) vorgesehen ist zur Anzeige, ob eine jeweils vorgewählte Aufgabe in Bearbeitung ist, dass ein Eingang des Kipp-;liedes verbunden ist mit derjenigen Leitung einer Datensam-nelleitung (57), auf welcher ein Anzeigebit für den Bearbei-ungszustand übertragen wird, und dass der Ausgang des Kipp- 35 Riedes mit einem Eingang der Adressiereinrichtung (193) des Steuerprogramm-Festspeichers des Prozessors verbunden ist.
4. 4. Datenverarbeitungsanlage nach Patentanspruch 1,

   ladurch gekennzeichnet, dass ein drittes Stufenregister (335) vorgesehen ist zur Anzeige von Prioritätsstufen, die von der 40 /erarbeitung zurückgestellt wurden und auf eine Aktivierung :ur Verarbeitung warten, dass der Eingang des dritten Stufen-egisters über verarbeitende Schaltungen (190,191) mit dem Ausgang des zweiten Stufenregisters (185) verbunden ist, und lass der Ausgang des dritten Stufenregisters über eine Unter- « jrechungsbehandlungseinrichtung (345) mit dem ersten Stufen-•egister (181) verbunden ist.
5. 5. Datenverarbeitungsanlage nach den Patentansprüchen 3 ind 4, dadurch gekennzeichnet, dass eine Steuerschaltung für )edingte Verzweigungen (152) vorgesehen ist mit Eingängen, so lie verbunden sind mit einem Ausgang des ersten Stufenregi-:ters (181) und mit einer Datensammelleitung (57), über welche lie Zustands- und Steuerdaten einer Aufgabe einer vorgewähl-en Stufe übertragen werden, und dass der Ausgang (216) der Steuerschaltung für bedingte Verzweigungen mit den 55 \dressiereinrichtungen (193) des Steuerprogramm-Festspei-:hers (201) verbunden ist, so dass dieser in Abhängigkeit vom Prioritätsverhältnis der aktiven und der vorgewählten Stufe,

   ind abhängig vom im Kippglied (326) gespeicherten Bearbei-:ungsanzeigebit der vorgewählten Stufe Steuersignale abgibt 60 :ür folgende Vorgänge:

   a) Beginn der Ausführung der Aufgabe der vorgewählten »tufe und Eingabe einer Anzeige für die bis dahin aktive Stufe n das dritte Stufenregister (335) für wartende Stufen, wenn leren Priorität höher als oder gleich gross wie die der bis dahin es iktiven Stufe ist, und wenn das Bearbeitungsanzeigebit gesetzt st,

   b) Weiterbearbeitung der Aufgabe der aktiven Stufe und

   Eingabe einer Anzeige für die vorgewählte Stufe in das dritte Stufenregister für wartende Stufen, wenn die Priorität der aktiven Stufe höher ist als die der vorgewählten Stufe, und wenn das Bearbeitungsanzeigebit gesetzt ist,

   c) Weiterbearbeitung der Aufgabe der aktiven Stufe und Eingabe einer Anzeige für die vorgewählte Stufe in das dritte Stufenregister für wartende Stufen, unabhängig von der Priorität der vorgewhälten Stufe, wenn das Bearbeitungsanzeigebit nicht gesetzt ist.
6. 6. Datenverarbeitungsanlage nach Patentanspruch 1, dadurch gekennzeichnet, dass der Ausgang des ersten Stufenregisters (181) über Verbindungseinrichtungen (181c, 181d, 57) mit dem Eingang des zweiten Stufenregisters (185) verbindbar ist zur Übertragung einer Stufenanzeige.
7. 7. Datenverarbeitungsanlage nach Patentanspruch 4, dadurch gekennzeichnet, dass der Ausgang des dritten Stufenregisters (335) über Verbindungsschaltungen (340,341,192) mit einem Eingang der Adressiereinrichtungen (193) des Steuer-programm-Festspeichers (201) des Prozessors verbunden ist.