Strassenverkehrssignalanlage
Der Patentanspruch des Hauptpatentes bezieht sich auf eine Strassenverkehrssignalanl ge, deren an den Kreuzungen aufgestellte Signalgeber durch eine von einem Zeittaktgeber rhythmisch abfragbare, ein Signalprogramm enthaltende Speichereinrichtung steuerbar sind, wobei die die Signalbefehle in zeitlicher Zuordnung und in Zuordnung zu den einzelnen Signalgebern enthaltende, durch mindestens einen Vergleichsschalter ab- fragbare Speichereinrichtung die Signalgeber mittels der Vergleichsschalter betätigt, welche Vergleichsschalter einerseits unmittelbar vom Zeittaktgeber,
entsprechend den augenblicklichen Zeitwerten (Ist-Zeit) der Ablaufzeit des Signalprogramms und andererseits entsprechend den in der ebenfalls durch den Zeittaktgeber steuerbaren und mittels jedem seiner Zeittakte einmal abfragbaren Speichereinrichtung als Speicherwert enthaltenen Signalprogramm-Zeitwerden (Soll-Zeit) der einzelnen Signalgeber steuerbar sind.
Beim Hauptpatent ist eine das Signalprogramm enthaltende Speichereinrichtung vorgesehen und diese ist normalerweise samt ihren Abfragemitteln in der Zentrale angeordnet, so dass die eigentlichen Schaltbefehle für die einzelnen Signalgeber an den Kreuzungen diesen über gesonderte Verbindungsleitungen erteilt werden müssen. Dadurch ist es möglich, ohne schaltungstechnische Fachkenntnisse allein durch Betätigung von einzelnen Knöpfen bzw. Drucktasten oder durch sonstige Eingebemittel in der Zentrale in einfacher Weise alle gewünschten Signalpläne und Signalplanänderungen ohne Betriebsunterbrechungen einzuspeichern bzw. durchzuführen. Doch müssen die einzelnen Signalgeber einer Kreuzung jeweils durch mindestens eine Verbin dungslei- tung mit der Zentrale verbunden werden, was bei Kreuzungen mit vielen Signalgebern einen ziemlichen eitungsaufwand bedeuten kann.
Ausserdem bedingt ieder Ausfall der Zentrale auch den Zusammenbruch der gesamten Verkehrsregelung in einem grösseren Regel gebiet, falls an den einzelnen Kreuzungen nicht örtliche Signalplangeber für diesen Notfall vorgesehen sind.
Der Erfindung ermöglicht, eine Verkehrssignalanlage mit elektronischen und jederzeit von der Zentrale umprogrammierbaren Signalplanspeichern zu schaffen, die nur etwa drei Verbindungsleitungen zwischen der Zentrale und einer Kreuzung mit unter Umständen vielen Signalgebern benötigt. Weiterhin soll die Anlage ohne allein für den Notbetrieb vorgesehene Signalplangeber auch bei Ausfall der Zentrale die gesamte Verkehrsregelung an den einzelnen Kreuzungen mit einem geringen technischen Aufwand an Schaltmitteln sicherstellen.
Erfindungsgemäss wird dies dadurch erreicht, dass an jeder Kreuzung eine Speichereinrichtung vorgesehen ist, und die zu einer Kreuzung gehörigen Signalgeber mit ihen zugehörigen Vergleichsschaltern durch die in Kreuzungsnähe vorgesehene Speichereinrichtung steuerbar sind, und dass jede dieser Speichereinrichtungen von einem in der Zentrale vorgesehenen Signalplangeber über zwei Wirkverbindungen programmierbar ist.
In einer Weiterausbildung der Erfindung sollen die örtlichen Speichereinrichtungen nebst ihren zugehörigen Vergleichsschaltern wahlweise durch einen gemeinsamen zentralen Zeittaktgeber oder, z. B. bei Notbetrieb, durch örtlich an den Kreuzungen vorgesehene Zeittaktgeber steuerbar sein. Dabei ist es vorteilhaft, wenn jede örtliche Speichereinrichtung durch den letzten Abfarge- takt ihres Steuertaktgebers zwischen zwei Zeittakten den zentralen Signalplangeber zu ihrer Umprogrammierung anreizt.
Durch diese Ausgestaltung der Signalanlage besteht die Möglichkeit, jederzeit bei besonderen Verkehrssituationen auch in die zyklische Folge der Signale einzugreifen und beispielsweise bei Verstopfung einer Kreuzung sämtliche Signale auf Rot zu stellen, und ausserdem kann in der Zentrale auch jede weitere gewünschte Signalplanänderung durchgeführt werden.
Trotzdem bleiben die einzelnen selbständigen Kreuzungen weitgehend von der Zentrale unabhängig, so dass ohne besondere, allein für den Notbetrieb örtlich an den Kreuzungen vorgesehene Signalplangeber ein Ausfall der Zentrale nicht sofort zu einem völligen Zusammenbruch der Verkehrsregelung in dem durch sie gesteuerten Verkehrs abschnitt führt. Trotzdem können die örtlichen Signalplanspeicher bei ordnungsgemässem Betrieb jederzeit über wenige Verbindungsleitungen von der Zentrale umprogrammiert werden.
Die Erfindung wird anhand der Schaltung eines in der Zeichnung schematisch dargestellten Ausführungsbeispiels näher erläutert.
Auf der linken Hälfte der Zeichnung ist die Schaltung des Signalplangebers SPg in der Zentrale Ze und auf der rechten Hälfte die Schaltung eines Schaltgeräts Schg einer Kreuzung Kr/dargestellt, die untereinander durch die dreiadrige Leitung (1) bis (3) miteinander verbunden sind. Zur Inbetriebnahme der Verkehrssignalanlage ist zunächst der Betriebsschalter Schl zu schliessen und so die Spannung der Batterie B anzulegen. Zum Programmieren des Arbeitsspeichers ASp an der Kreuzung Krl sind über die zugehörige Taste am Kontakt 11 gemeinsam alle Kontakte li bis 11 des Relais I von Hand zu betätigen. Damit wird der Synchronmotor Sy angelassen und die Wirkverbindung (2) zwischen dem Fühlkontakt k3 und dem Taktverteiler Tv über den Kontakt 13 durchgeschaltet.
Der Lochstreifen Ls wird also unter den Fühlkontakten kl bis k3 fortbewegt, so dass er an den entsprechend markierten Stellen einen Impuls auf die zugehörigen Leitungen gibt.
Über den Fühlkontakt k3 und die Relaiskontakte 13, 14 wird deshalb ein kontinuierlicher Steuertakt an das abfall verzögerte Relais I gegeben, das sich bis auf weiteres selbst hält.
Ausserdem enthält der Lochstreifen Ls noch verschiedene Signalpläne für den Arbeitsspeicher ASp an der Kreuzung Krl, und diese sind durch die Markierungen L und 0 angedeutet. Diese Signalpläne können in Verbindung mit dem Steuertakt an den Schreibeingang des Arbeitsspeichers ASp gegeben und dieser damit entsprechend programmiert werden. Dazu werden die Impulsreihen des Signalplans vom Fühlkontakt kl über den Arbeitskontakt 11 und die Wirkverbindung (1) unmittelbar und der Steuertakt vom Fühlkontakt k3 über den Arbeitskontakt 13, die Wirkverbindung (2), den Taktverteiler Tv und die Wirkverbindung (5) an diesen Schreibeingang gegeben. Dieser Arbeitsspeicher ASp ist ein Serienspeicher, in den nacheinander 210 bit vom Lochstreifen Ls eingespeichert werden können.
Sind diese 210 Steuertakte am Lochstreifen Ls abgegriffen worden, so erhält auch das Relais I keine Spannung mehr; es fällt ab und nun kann ein anderer Signalplan vom Signalplangeber SPg an eine andere Kreuzung, z. B.
Kr2, durch Drücken der Taste des Arbeitskontaktes 2 gegeben werden.
Nachdem der Arbeitsspeicher ASp in der vorher bestimmten Weise für einen Signalplan programmiert wurde, kann nun der Schalter Sch2 geschlossen und damit der Zeittaktgeber ZTgl über die Wirkverbindung (3) an den Steuertaktgeber StTg angeschlossen und die Steuerung der Signalgeber Sgl bis Sog14 an der Kreuzung Kri eingeleitet werden. Der Steuertaktgeber StTg gibt über die Wirkverbindung (6) seine Abfragetakte an den Taktverteiler Tv, der seinerseits über die Wirkverbindungen (7 und (8) schrittweise den Inhalt des Arbeitsspeichers ASp in das 14-stufige Schieberegister Rgl über die Wirkverbindung (9) einschreibt.
Nach Einschreiben der ersten 7 bit, wenn also der augenblickliche Zeitwert (Istzeit, die gerade 091 sec betragen möge) der Ablaufzeit des Signalplans aus dem Arbeitsspeicher ASp in die rechte Hälfte des Schieberegisters Rgl eingegeben wurde, erhält ein mit diesem Teil des Schieberegisters Rgl parallel über die Wirkverbindung (10) verbundenes Register Rg2 über die Wirkverbindung (11) einen Einschreibetakt und speichert damit die Istzeit 091 sec . Anschliessend wird der Inhalt des Schieberegisters Rgl weiter aus dem Arbeitsspeicher ASp aufgefüllt, so dass nach weiteren 7 Schritten nunmehr die Istzeit 091 sec in der linken Hälfte des Schieberegisters Rgl und in der rechten Hälfte die Umlaufzeit 120 sec des Signalplans aus dem Arbeitsspeicher ASp erscheinen.
Der 1 x verzögerte Steuertakt 14' kommt nun über die Wirkverbindung (12) an die Vergleichseinrichtung Vg, die den Inhalt der rechten Hälfte des Schieberegisters Rgl mit dem Inhalt des Speicherregisters Rg2 über die Wirkverbindungen (13), (14) vergleicht. Bei mangelnder Übereinstimmung erfolgt nichts, während bei Übereinstimmung die Vergleichseinrichtung Vg über die Wirkverbindung (15) das Register Rg2 auf 0 zurückstellt. Der 2 x verzögerte Takt 14" addiert nun dem Zeitwert 91 sec im Register Rg2 über die Wirkverbindung (16) eine 1 zu, so dass in ihm von jetzt ab der Zeitwert 92 sec steht.
Dies wurde durch die besondere Schreibweise 91/92 dieser beiden Werte im Register Rg2 angedeutet. Durch den 3 x verzögerten Takt 14"' über die Wirkverbindung (17) wird schliesslich dieser Wert 92 sec über die Wirkverbindung (18) auch in das Schieberegister Rgl anstelle der bisherigen Istzeit 91 sec eingeschrieben und dann über die Wirkverbindung (19) wieder in den Arbeitsspeicher ASp eingespeichert. Nach weiteren 7 Schritten, also nach dem 21. Takt, erscheint in der rechten Hälfte des Schieberegisters Rgl die Grünzeit für den Signalgeber Sgl. Durch den 1 x verzögerten Takt 21' wird über die Wirkverbindung (20) die Vergleichseinrichtung Vg zu einem Vergleich zwischen diesem Wert im Schieberegister Rgl und der Istzeit 092 sec im Register Rg2 veranlasst.
Das Ergebnis wird über die Wirkverbindung (21) in das Schieberegister Rg3 eingeschoben, das gleichzeitig durch die Wirkverbindung (20) einen entsprechenden Schiebetakt erhält. Nach weiteren 7 Schritten also nach dem 28. Takt, erscheint die Rotzeit des Signalgebers Sgl im rechten Teil des Schieberegisters Rgl, und auch diese wird über die Wirkverbindungen (22), (23) durch die Vergleichseinrichtung Vg mit der Istzeit 092 sec im Register Rg2 verglichen und das Ergebnis in das Schieberegister Rg4 eingeschrieben. Auf diese Weise werden demnach nacheinander insgesamt 210 bit, nämlich die Sollzeiten für das Einschalten der Rot- und Grünlampen von insgesamt 14 Signalgebern Sgl bis Sg14, aus dem Arbeitsspeicher ASp in das Schieberegister Rgl eingeschrieben.
Die Vergleichseinrichtung Vg leitet daraus durch Vergleich mit der Istzeit 092 sec im Register Rg2 die entsprechenden Befehle für die bistabilen Speicher Spl bis Sp14 ab und gibt sie in die Schieberegister Rg3, Rg4 ein.
In diesen sind die eingegebenen Schaltbefehle durch die Symbole L bzw. 0 angedeutet. Nach Abgabe der Takte zum Durchlauf der 210 bit durch das Schieberegister Rgl gibt der Taktverteiler Tv über die Wirkverbindung (24) einen lx-verzögerten Abfragetakt 210' an die bistabilen Speicher Spl bis Sps4, worauf diese den Inhalt der Schieberegister Rg3, Rg4 über die Wirkverbindungen (25) bis (32) übernehmen und die Signalgeber 5g1 bis Sg14 entsprechend einstellen.
Ausserdem setzt der Taktverteiler Tv durch den 2x verzögerten Takt 210" den Steuertaktgeber StTg über die Wirkverbindung (4) still und reizt über die Wirkverbindung (2) den Signalplangeber SPg in der Zentrale Ze an, eine anstehende Signalplanänderung an den Arbeitsspeicher ASp durchzugeben. Dies erfolgt dann in der Pause bis zum nächsten Zeittakt vom Zeittaktgeber ZTgl, wie später noch zu erläutern ist.
Fällt aus irgendeinem Grunde der Zeittakt von der Zentrale Ze über die Wirkverbindung (3) aus, so kippt nach zwei Sekunden der monostabile Speicher SpS in seine Ruhelage zurück und schaltet seinerseits einen örtlichen Zeittaktgeber ZTg2 über den geschlossenen Kontakt des Schalters Such1 ein. Das Schaltgerät SchG an der Kreuzung Krl arbeitet also unabhängig von der Zentrale Ze weiter, allerdings können dann keine Signalplanänderungen mehr durchgeführt werden.
Sind die Verbindungen zwischen der Zentrale Ze und der Kreuzung Krl jedoch in Ordnung, so gelangt nach jeder Abfrage des Arbeitsspeichers ASp, wie bereits vorher beschrieben, über die Wirkverbindung (4) ein Schlusstakt 210" an die Zentrale Ze, so dass bei Drücken der Taste T1 das Relais I ansprechen und damit der Signalplangeber SPg ein anderes Programm während des bis zum nächsten Zeittakt verbleibenden Zeitraums in den Arbeitsspeicher ASp über die Wirkverbindungen (1), (2) eingeben kann.
Dies wurde bereits für die erste Programmierung des Speichers ASp beschrieben.
Der dargestellte Signalplangeber SPg besteht nur aus einem Lochstreifen Ls, doch kann dafür auch jede andere Art von Signalplangeber vorgesehen werden. Soll z. B. die Verkehrssignalanlage verkehrsabhängig arbeiten, so ist als Signalplangeber eine datenverarbeitende Anlage vorzusehen, in deren Speicher mehrere Signalpläne bereitgehalten werden und von denen einer auf Anforderung der Kreuzungen Krl usw. in den zugehörigen Arbeitsspeicher ASp eingegeben werden kann. Eine datenverarbeitende Anlage ermöglicht natürlich auch weiterhin, die vorhandenen Signalpläne durch Verkehrs detektoren den sich wechselnden Verkehrsgegebenheiten anzupassen und so ein grösseres, zusammenhängendes
Verkehrsgebiet verkehrsabhängig, aber trotzdem ausser ordentlich flexibel, zu regeln.
Road traffic signal system
The claim of the main patent relates to a road traffic signal system, the signal generators set up at the intersections can be controlled by a memory device containing a signal program, which can be rhythmically queried by a clock generator, the signal commands containing the signal commands in time assignment and in assignment to the individual signal generators, by at least a comparison switch queryable memory device actuates the signal generator by means of the comparison switch, which comparison switch on the one hand directly from the clock generator,
according to the instantaneous time values (actual time) of the expiry time of the signal program and, on the other hand, according to the signal program times (target time) of the individual signal transmitters contained in the memory device, which is also controllable by the time clock and can be queried once by means of each of its time cycles.
In the main patent, a memory device containing the signal program is provided and this is normally arranged together with its interrogation means in the control center, so that the actual switching commands for the individual signal generators at the intersections must be issued to them via separate connecting lines. This makes it possible, without any technical knowledge of circuitry, to simply save or carry out all the desired signal plans and signal plan changes without interrupting operations simply by actuating individual buttons or pushbuttons or using other input means in the control center. However, the individual signal generators at an intersection must each be connected to the control center by at least one connection line, which can mean a considerable amount of wiring effort at intersections with many signal generators.
In addition, the failure of the control center also causes the collapse of the entire traffic control in a larger control area, if local signal planers are not provided for this emergency at the individual intersections.
The invention makes it possible to create a traffic signal system with electronic signal plan memories which can be reprogrammed at any time by the control center and which only requires about three connecting lines between the control center and an intersection with possibly many signal transmitters. Furthermore, the system should ensure the entire traffic control at the individual intersections with a low technical outlay on switching means without a signal plan transmitter provided solely for emergency operation, even if the control center fails.
According to the invention, this is achieved in that a memory device is provided at each intersection, and the signal generators belonging to an intersection with their associated comparison switches can be controlled by the memory device provided in the vicinity of the intersection, and that each of these memory devices is controlled by a signal plan transmitter provided in the control center via two operative connections is programmable.
In a further development of the invention, the local storage devices, in addition to their associated comparison switches, are to be optionally provided with a common central clock generator or, e.g. B. in emergency operation, be controllable by local clocks provided at the intersections. It is advantageous if each local storage device stimulates the central signal plan generator to re-program it by means of the last sampling cycle of its control clock generator between two time cycles.
With this configuration of the signaling system, it is possible to intervene in the cyclical sequence of signals at any time in special traffic situations and, for example, to set all signals to red if an intersection is blocked, and any other desired signal plan changes can also be made in the control center.
Nevertheless, the individual independent intersections remain largely independent of the control center, so that without special signal plan generators provided solely for emergency operation locally at the intersections, a failure of the control center does not immediately lead to a complete breakdown of the traffic control in the traffic section it controls. Nevertheless, the local signal plan memories can be reprogrammed at any time by the control center via a few connecting lines if they are operated properly.
The invention is explained in more detail with reference to the circuit of an exemplary embodiment shown schematically in the drawing.
On the left half of the drawing, the circuit of the signal planner SPg in the center Ze and on the right half the circuit of a switching device Schg of an intersection Kr / is shown, which are interconnected by the three-wire line (1) to (3). To put the traffic signal system into operation, the operating switch Schl must first be closed and the voltage of battery B applied. To program the main memory ASp at the Krl intersection, all contacts li to 11 of relay I must be actuated by hand using the associated button on contact 11. The synchronous motor Sy is started and the operative connection (2) between the sensing contact k3 and the clock distributor Tv is switched through via the contact 13.
The perforated strip Ls is therefore moved under the sensing contacts kl to k3, so that it sends a pulse to the associated lines at the correspondingly marked points.
Via the sensing contact k3 and the relay contacts 13, 14, a continuous control cycle is therefore given to the delayed relay I, which will hold itself until further notice.
In addition, the punched tape Ls also contains various signal plans for the main memory ASp at the junction Krl, and these are indicated by the markings L and 0. These signal plans can be sent to the write input of the main memory ASp in connection with the control clock and this can be programmed accordingly. For this purpose, the pulse series of the signal plan from the sensing contact kl via the normally open contact 11 and the operative connection (1) and the control cycle from the sensing contact k3 via the normally open contact 13, the operative connection (2), the clock distributor Tv and the operative connection (5) are given to this write input . This main memory ASp is a serial memory in which 210 bits of the punched tape Ls can be stored one after the other.
If these 210 control cycles have been tapped on the punched tape Ls, the relay I no longer receives any voltage either; it falls off and now another signal plan from the signal plan transmitter SPg to another intersection, e.g. B.
Kr2, can be given by pressing the button for normally open contact 2.
After the main memory ASp has been programmed in the previously determined manner for a signal plan, the switch Sch2 can now be closed and the timer ZTgl connected to the control clock generator StTg via the operative connection (3) and the control of the signal generators Sgl to Sog14 at the junction Kri initiated will. The control clock generator StTg sends its query clocks via the active connection (6) to the clock distributor Tv, which in turn writes the contents of the main memory ASp step by step into the 14-stage shift register Rgl via the operative connection (9) via the operative connections (7 and (8)).
After the first 7 bits have been written, i.e. when the current time value (actual time, which may be 091 sec) of the expiry time of the signal plan has been entered from the main memory ASp into the right half of the shift register Rgl, a receives this part of the shift register Rgl in parallel the active connection (10) connected register Rg2 via the operative connection (11) a write clock and thus saves the actual time 091 sec. The content of the shift register Rgl is then further filled from the main memory ASp, so that after a further 7 steps the actual time 091 sec appears in the left half of the shift register Rgl and the cycle time 120 sec of the signal plan from the main memory ASp appears in the right half.
The 1 x delayed control clock 14 'now comes via the operative connection (12) to the comparison device Vg, which compares the content of the right half of the shift register Rgl with the content of the storage register Rg2 via the operative connections (13), (14). If there is a lack of agreement, nothing takes place, while if there is a match, the comparison device Vg resets the register Rg2 to 0 via the operative connection (15). The 2 x delayed cycle 14 ″ now adds a 1 to the time value 91 sec in register Rg2 via the operative connection (16), so that from now on it contains the time value 92 sec.
This was indicated by the special notation 91/92 of these two values in register Rg2. Due to the 3 x delayed cycle 14 '' 'via the operative connection (17), this value 92 sec is finally also written into the shift register Rgl instead of the previous actual time 91 sec via the operative connection (18) and then back into the After a further 7 steps, i.e. after the 21st cycle, the green time for the signal generator Sgl appears in the right half of the shift register Rgl. The comparison device Vg is closed via the operative connection (20) by the 1x delayed cycle 21 ' a comparison between this value in shift register Rgl and the actual time 092 sec in register Rg2.
The result is shifted via the operative connection (21) into the shift register Rg3, which at the same time receives a corresponding shift clock through the operative connection (20). After a further 7 steps, i.e. after the 28th cycle, the red time of the signal generator Sgl appears in the right part of the shift register Rgl, and this too is via the operative connections (22), (23) by the comparison device Vg with the actual time 092 sec in the register Rg2 compared and the result written into the shift register Rg4. In this way, a total of 210 bits, namely the target times for switching on the red and green lamps of a total of 14 signal generators Sgl to Sg14, are written from the main memory ASp into the shift register Rgl.
The comparison device Vg derives the corresponding commands for the bistable memories Spl to Sp14 by comparing them with the actual time 092 sec in register Rg2 and enters them into shift registers Rg3, Rg4.
In these, the switching commands entered are indicated by the symbols L and 0, respectively. After the clocks for passing the 210 bits through the shift register Rgl, the clock distributor Tv sends a lx-delayed interrogation clock 210 'to the bistable memories Spl to Sps4 via the operative connection (24), whereupon the bistable memories Spl to Sps4 receive the contents of the shift registers Rg3, Rg4 via the operative connections Accept (25) to (32) and set the signal generators 5g1 to Sg14 accordingly.
In addition, the clock distributor Tv stops the control clock generator StTg via the active connection (4) by means of the 2x delayed clock 210 "and stimulates the signal plan transmitter SPg in the central Ze to transmit a pending signal plan change to the main memory ASp via the active connection (2) then in the break until the next clock pulse from the timer ZTgl, as will be explained later.
If for any reason the timing from the control center Ze fails via the active connection (3), the monostable memory SpS tilts back to its rest position after two seconds and in turn switches on a local timing generator ZTg2 via the closed contact of the switch Such1. The switching device SchG at the Krl junction thus continues to work independently of the control center Ze, but no more signal plan changes can then be made.
If the connections between the center Ze and the junction Krl are OK, after each query of the main memory ASp, as already described above, a final cycle 210 "is sent to the center Ze via the operative connection (4), so that when the key is pressed T1 address the relay I and thus the signal plan transmitter SPg can enter another program into the main memory ASp via the active connections (1), (2) during the period remaining until the next time cycle.
This has already been described for the first programming of the ASp memory.
The signal plan transmitter SPg shown consists only of a perforated strip Ls, but any other type of signal plan transmitter can also be provided for it. Should z. If, for example, the traffic signal system works depending on traffic, a data processing system is to be provided as a signal plan generator, in whose memory several signal plans are kept and one of which can be entered into the associated main memory ASp at the request of the intersections Krl etc. A data processing system naturally also enables the existing signal plans to be adapted to the changing traffic conditions using traffic detectors and thus a larger, coherent one
Traffic area dependent on traffic, but still extremely flexible to regulate.