DE2739664C3

DE2739664C3 - Method and circuit arrangement for controlling the operation of the signal generators of intersection devices in a road traffic signal system

Info

Publication number: DE2739664C3
Application number: DE2739664A
Authority: DE
Inventors: Karin 8000 München Fischer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-09-02
Filing date: 1977-09-02
Publication date: 1982-02-25
Also published as: FR2402260A1; GB2003638B; NL7808891A; NO146339C; NO782892L; FR2402260B1; FI782671A; ATA618378A; NO146339B; DE2739664B2; FI66996C; DE2739664A1; AT378432B; FI66996B; GB2003638A; CH629322A5

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Steuern des Betriebs der Signalgeber von Kreuzungsgeräten einer Straßenverkehrssignalanlage, die mittels eines zentralen Signalplangebers Steuersignale an die einzelnen Kreuzungsgeräte abgibt, in welchen auf eine Steuerung durch örtliche Signalplangeber in dem Fall übergegangen wird, daß das Vorliegen von Übertragungsfehlern bei der Signalübertragung von dem zentralen Signalplangeber zu dem jeweiligen Kreuzungsgerät festgestellt worden ist.The invention relates to a method and a Circuit arrangement for controlling the operation of the signaling devices of crossing devices of a road traffic signal system, which sends control signals to the individual intersection devices by means of a central signal planner, in which on a control by local signal plan donors in the event that the presence of transmission errors is ignored the signal transmission from the central signal plan generator to the respective intersection device was determined has been.

Ein Verfahren der vorstehend betrachteten Art ist aus Sicherheitsgründen heraus als übliches Verfahren zu betrachten.A method of the type considered above is to be considered a common method for safety reasons regard.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie der Betrieb der Signalgeber von Kreuzungsgeräten einer Straßenverkehrssignalanlage auf besonders einfache und dennoch sichere Weise gesteuert werden kann.The present invention is now based on the object of showing a way how the operation of the Signaling devices of intersection devices of a road traffic signal system in a particularly simple yet can be controlled safely.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch, daß in jedem Kreuzungsgerät die diesem von dem zentralen Signalplangeber innerhalb festgelegter Meßzeitspannen jeweils zugeführten Steuersignale für eine Paritätsprüfung herangezogen werden, daß bei Ermittlung einer fehlerhaften Parität /u einem im Anschluß an die jeweilige Meßzeitspanne auftretenden festgelegten Auswertezeitpunkt das Vorliegen einer fehlerhaften Signalübertragung registriert wird« während bei Ermittlung einer fehlerfreien Parität zu dem jeweiligen Auswertezeitpunkt zuvor erfolgte Registrierungen von fehlerhaften Signalübertragungen gelöscht werden, und daß bei unmittelbar aufeinander* folgenden Ermittlungen von fehlerhaften Paritäten in einer vorgegebenen Mehrzahl die Steuerung der Signalgeber des jeweiligen Kreuzungsgeräts auf denThe object indicated above is achieved according to the invention with a method of the type mentioned at the outset in that in each intersection device this from the central signal plan generator within Defined measuring time spans respectively supplied control signals are used for a parity check that if an erroneous parity / u is determined after the respective measurement period occurring specified evaluation time registered the presence of a faulty signal transmission will «while when determining error-free parity Registrations of faulty signal transmissions previously made at the respective evaluation time be deleted, and that in the case of immediately successive * the following determination of incorrect parities in a predetermined number of the control of the Signal transmitter of the respective intersection device on the

diesem zugehörigen örtlichen Signalplangeber umgeschaltet wird.this associated local signal plan encoder is switched.

Die Erfindung bringt den Vorteil mit sich, daß auf relativ einfache Weise sichergestellt werden kann, daß trotz sporadisch auftretender Obertragungsfehler von dem zentralen Signalplangeber zu den einzelnen Kreuzungsgeräten hin nicht jedesmal sofort die zentrale Steuerung abgeschaltet wird und die örtlichen Signalplangeber eingeschaltet werden, sondern daS derartige Umschaltvorgange lediglich auf die wirklich notwendigen Ausnahmefälle beschränkt sind. Diese sind durch die erwähnte vorgegebene Mehrzahl festgelegt, in der fehlerhafte Paritäten unmittelbar aufeinanderfolgend festgestellt werden müssen.The invention has the advantage that it can be ensured in a relatively simple manner that despite sporadic transmission errors from the central signal plan generator to the individual Crossing devices, the central control and the local signal plan donors are not switched off immediately every time be switched on, but that such switching processes only to the really necessary ones Exceptional cases are limited. These are defined by the specified plurality mentioned, in which incorrect parities must be determined in immediate succession.

Zur Durchführung des Verfahrens gemäß der Erfindung ist es zweckmäßig, eine Schaltungsanordnung zu verwenden, die dadurch gekennzeichnet ist, daß in jedem Kreuzungsgerät eine Paritäts-Prüfschaltung vorgesehen ist, die einen in dem jeweiligen Kreuzungsgerät enthaltenen Taktverteiler umfaßt, der durch von dem zentralen Signalplangeber abgegebene Steuersignale derart ansteuerbar ist, daß er mit an unterschiedlichen Ausgängen abgegebenen Ausgangssignalen die einzelnen Signalgeber nacheinander für eine Einstellung durch die ebenfalls von dem zentralen Signalplangeber abgegebene Einstellsignale freizugeben gestattet, daß eine Verknüpfungsschaltung vorgesehen ist. die eingangsseitig an den Ausgängen des Taktverteilers angeschlossen ist und die Einstellsignale zugeführt erhält und die ausgangsseitig an einem Zähler derart angeschlossen ist, daß diesem bei Auftreten einer einer unzulässigen Parität entsprechenden Anzahl von Ausgangssignalen von der Verknüpfungsschaltung innerhalb einer vorgegebenen Zeitspanne ein Zählsignal zum Weiterzählen und bei Auftreten einer einer zulässigen Parität entsprechenden Anzahl von Ausgangssignalen von der Verknüpfungsschaltung innerhalb der betreffenden Zeitspanne ein Rücksetzsignal zum Rücksetzen zuführbar ist, und daß mit einem bei einer bestimmten Zählerstelluⁿg ein Ausgangssignal abgebenden Ausgang des Zählers eine Umschalteinrichtung verbunden ist. mit deren Ansprechen die Steuerung der Signalgeber des betreffenden Kreuzungsgerätes auf einen diesem zugehörigen örtlichen Signalplangeber umschaltbar ist. Hierdurch ergibt sich der Vorteil eines relativ geringen schaltungstechnisch ·η Aufwands, durch den sichergestellt ist. daß in die Paritätsprüfung sämtliche Signale einbezogen sind, die von dem zentralen Signalplangeber an jedes Kreuzungsgerät abgegeben werden, ur.» in diesem die Signalgeber einzustellen.To carry out the method according to the invention, it is expedient to use a circuit arrangement which is characterized in that a parity check circuit is provided in each intersection device, which includes a clock distributor contained in the respective intersection device, which is controlled by control signals output by the central signal scheduler can be controlled in such a way that it allows the individual signal generators to be released one after the other for a setting by means of the setting signals also emitted by the central signal plan generator with output signals emitted at different outputs, so that a logic circuit is provided. which is connected on the input side to the outputs of the clock distributor and receives the setting signals and which is connected on the output side to a counter in such a way that when a number of output signals corresponding to an impermissible parity occurs, it receives a counting signal from the logic circuit within a predetermined period of time for further counting and when occurring a respective parity of a permissible number of output signals of the logic circuit within the relevant period of time, a reset signal for resetting is supplied, and that with an ⁿ at a certain Zählerstellu g emits an output signal output of the counter is connected a switching device. with the response of which the control of the signal transmitter of the relevant intersection device can be switched to a local signal plan transmitter belonging to it. This results in the advantage of a relatively low circuit complexity, which is ensured. that the parity check includes all signals that are sent from the central signal plan generator to each intersection device, ur. " set the signal generator in this.

Zweckrräßigerweise ist der Taktverteiler mit unterschiedlichen Ausgängen an Verknüpfungsgliedern angeschlossen, denen von dem zentralen Signalplangeber für die einzelnen Signalgeber bestimmte Steuersignale zuführbar sind und die ausgangsseitig an den Signalgebern zugehörigen Speichergliedern angeschlossen sind. Die genannten Ausgänge des Taktverteilers sind im übrigen mit dem Takteingang eines bistabilen Kippgliedes verbunden, welches ausgangsseitig mit einem Zähleingang und mit einem Rücksetzeingang des Zählers verbunden ist. Hierdurch ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands hinsichtlich der Ansteuerung der Signalgeber.The clock distributor is expediently with different Outputs connected to logic elements, those of the central signal plan generator for the individual signal generators can be fed certain control signals and the output side to the signal generators associated storage elements are connected. The named outputs of the clock distributor are in remaining connected to the clock input of a bistable flip-flop element, which on the output side with a Counter input and is connected to a reset input of the counter. This has the advantage a particularly low circuit complexity with regard to the control of the signal generator.

Vorzugsweise ist das bistabile Kippglied mit einem gesonderten Setzeingang an einem gesonderten Ausgang des Taktverteilen angeschlossen, und in die Verbindung zwischen den Ausgängen des bistabilen Kippgliedes und dem Zähleingang sowie dem Rücksetzeingang des Zählers sind Verknüpfungsglieder eingefügt, die zu festgelegten Zeitpunkten von dem zentralrn Signalplangeber her in den übertragungsfähigen Zustand steuerbar sind. Hierdurch ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands hinsichtlich der Ansteuerung des Zählers.The bistable flip-flop element is preferably provided with a separate set input at a separate output of the clock distribution connected, and in the connection between the outputs of the bistable Logic elements are inserted into the flip-flop and the counter input as well as the reset input of the counter, which at specified times from the central signal plan transmitter in the transferable state are controllable. This has the advantage of a particularly low circuit complexity regarding the control of the counter.

Weitere Einzelheiten der Erfindung ergeben sich aus einem in der Zeichnung dargestellten Ausführungsbeispiel. ErzeigtFurther details of the invention emerge from an exemplary embodiment shown in the drawing. He shows

F i g. 1 eine Kreuzung mit vier Zufahrten und ihren Hauptverkehrsflüssen (Fahrzeug- und Fußgängerverkehr), F i g. 1 an intersection with four entrances and their main traffic flows (vehicle and pedestrian traffic),

F i g. 2 einen vereinfachten Signalplan der Kreuzung,F i g. 2 a simplified signal plan of the intersection,

F i g. 3 eine Zentrale mit dem zugehörigen Signalplangeber und den Übertragungsmittein für die Steuerbefehle, F i g. 3 a control center with the associated signal plan transmitter and the transmission means for the control commands,

F i g. 4 ein Kreuzungsgerät zur Auswertung der Steuerbefehle der Zentrale.F i g. 4 an intersection device for evaluating the control commands from the control center.

Die in Fig. 1 dargestellte Kreuzung hat vier Zufahrten, deren Fahrzeugflüsse Fi bis F 4 und Fußgängerflüsse FIl bis F14 durch entsprechende nur in F i g. 4 dargestellte Signalgeber Sg 1 usw. für den Fahrzeugverkehr und Sg 11 usw. für den Fußgängerverkehr regelbar sind.The intersection shown in Fig. 1 has four entrances, whose vehicle flows Fi to F 4 and pedestrian flows FIl to F 14 through corresponding only in Fig. 4 signal transmitter Sg 1 etc. shown for vehicle traffic and Sg 11 etc. for pedestrian traffic can be regulated.

In F. g. 2 ist der entsprechende Signalplan dargestellt Dabei bedeuten die dicken Striche rot und die dünnen Striche grün. Das Grü iende ist dabei noch durch einen Kreis und das Rot;nde durch einen Querstrich hervorgehoben. Auf die Darstellung der Übergangszeiten rot/gelb bzw. gelb wurde verzichtet, da diese für die Erfindung bedeutungslos sind. Diese Übergangszeiten können beim Umschalten der in F i g. 4 dargestellten Befehlsspeicher durch zusätzliche Zeitglieder erzeugt werden. Gleichzeitig mit dem Umschalten werden nämlich diese Zeitglieder angelassen und bringen zunächst die Lampen der Übergangsphasen und erst nach Ablauf dieser Zeitglieder werden diese Lampen ab- und die Lampen der Hauptphasen eingeschaltet. Dies ist aber hier ohne weitere Bedeutung.In F. g. 2 shows the corresponding signal plan The thick lines mean red and the thin lines mean green. The reason is still through one Circle and the red highlighted by a dash. On the representation of the transition periods red / yellow or yellow was omitted, as these are meaningless for the invention. These transition times can when switching the in F i g. 4 command memory shown is generated by additional timing elements will. At the same time as the switchover, these timers are started and brought up first the lamps of the transition phases and only after these timers have elapsed will these lamps become off and the lamps of the main phases switched on. But this is of no further importance here.

Weiterhin sind in F i g 2 für einige Signaländeningen für die Signalgeber Sg\ ... SgW ... die zu übertragenden Steuerbefehle »1« bzw. »0« angedeutet. Man erkennt daraus, daß beispielsweise im Augenblick Sekunde 10 folgende Impulsreihe -> 10100010« zu übertragen ist. Da diese Impulsreihe aber eine ungerade Anzahl »I« enthält, wird durch einen besonderen Schalter pe. der später noch in F i g. 3 zu erläutern ist. eine weitere »1« hinzugefügt, so daß mit der untersten Zeile insgesamt vier »1« übertragen werden. Durch die Zeile Pc wird also sichergestellt, daß auf jeden Fall immer eine geradzahlige Anzahl »1« als Steuerbefehle übertragen werden unu diese geradzahlige Anzahl »1« kann für eine Paritätsprüfung (parity chek) ausgenützt werden.Furthermore, the control commands "1" and "0" to be transmitted are indicated in FIG. 2 for some signal changes for the signal generators Sg \ ... SgW .... It can be seen from this that, for example, at the moment 10 second, the following series of impulses -> 10100010 «is to be transmitted. Since this series of impulses contains an odd number of "I", a special switch is used to set pe. which is later shown in FIG. 3 is to be explained. Another "1" is added so that a total of four "1" is transferred with the bottom line. Line Pc ensures that an even number "1" is always transmitted as control commands and this even number "1" can be used for a parity check.

Die Zentrale gem. F i g. 3 weist einen Tab'-eber Tg[I Millisekunde) auf, der die Verteiler V1. V2 fortschaltet und dessen Takt über die Leitung /1 auch an das Kreuzungsgerät °;em. Fig.4 weitergegeben wird. An den Ausgang 5 des Verteilers 1 ist ein Schrittmotor Sm angeschlossen, der die Programmwalze Pw antreibt Die Programmwalze Pw trägt der Fig,2 entsprechende Schaltbahnen, durch die die Schalter ρ 1 bis ρ 8 und pe betätigt werden, und zwar wird entsprechend dem dünnen Strich der zugehörige Schalter ρ 1 usw. jeweils geschlossen, während er beim dicken Strich, also bei rot, offenbleibt. Zur Sekunde 10 wird also beispielsweise vom Verteiler V2 ein Impulsdiagramm »101000101«The headquarters according to Fig. 3 has a tab'-eber Tg [1 millisecond), which the distributor V1. V2 advances and its clock via line / 1 also to the crossing device °; em. Fig. 4 is passed on. To the output 5 of the manifold 1, a stepping motor SM is connected, which drives the program roller Pw Program roller Pw bears the Fig, 2 corresponding switching paths through which the switch ρ 1 ρ 8 and pe being worked is corresponding to the thin line the associated switch ρ 1 etc. is closed, while it remains open with the thick line, i.e. with red. At second 10, for example, a pulse diagram "101000101" is generated from distributor V2

über die Leitung 12 an das Kreuzungsgerät übertragen, wie es auch in Fig.2 dargestellt ist. Schließlich wird vom Verteiler Vl noch zum Schritt 40 ein Übertragungsimpuls über die Leitung 13 an das Kreuzungsgerät gemäß Fig.3 übertragen, dessen Bedeutung noch zu erläutern ist. Über die Ausgänge 1, 2 werden die Verteiler K2und V3 synchronisiert.transmitted via the line 12 to the intersection device, as is also shown in Figure 2. Finally will from distributor Vl to step 40, a transmission pulse via line 13 to the intersection device transmitted according to Fig.3, its meaning still to is to explain. Distributors K2 and V3 are synchronized via outputs 1, 2.

Das Kreuzungsgerät gem. Fig.4 weist einen vom Taktgeber Tg über die Leitung /1 fortschaltbaren Verteiler Vi auf. An dessen Ausgänge 10, 12,14 bis 24 sind das Oder-Gatter Ol und die Und-Gatter U4 bis (719 angeschlossen. Die Und-Gatter t/4 bis (/19 werten das Impulsdiagramm aus und stellen dementsprechend die Zwischenspeicher Ki bis KS ein. So schaltet beispielsweise die »1« für den Signalgeber Sg 1 gem. Fig.2 in Verbindung mit dem Ausgang 10 des Verteilers V'3 das Und-Galter (/5 durchlässig und stellt so den Speicher K 1 auf gn. Entsprechend schaltet die »0« für den Signalgeber Sg 14 in Verbindung mit dem Ausgang 24 des Verteilers V3 das Und-Gatter i/18 durchlässig und bringt damit den Zwischenspeicher KS in die Stellung nt. Zunächst hat dies aber noch keine Wirkung für die eigentlichen Befehlsspeicher K 9 bis K 16 der Signalgeber Sg 1 bis 5^14. Vom Oder-Gatter O 1 werden die Ausgänge 10, 12 bis 24 und 30 an das Und-Gatter U \ gelegt und damit gibt dieses immer dann einen Impuls an ein einen Speicher darstellendes bistabiles Kippglied K 17, wenn auf der Leitung 12, also im Impulsdiagramm, eine »1« ansteht. Der Speicher K 17 wird also dadurch wechselweise nach links und rechts geschaltet, er prüft also, ob die Anzahl der»l« im Impulsdiagramm geradzahlig oder ungeradzahlig ist (Paritätsprüfung). Nach jeder Paritätsprüfung wird der Speicher K17 wieder durch den Ausgang 50 des Verteilers V3 in seine hier dargestellte Ausgangsiage gebracht. Bei der positiven Paritätsprüfung steht damit im Zeitpunkt der Abfrage über die Leitung 13 eine »1« im rechten Teil des Speichers K 17 und damit wird über das Und-Gatter VI ein impuls an die eigentlichen Befehlsspeicher K9 bis K 16 und den Zähler Zgegeben. Der Impuls an die Speicher K 9 bis K 16 läßt diese den letzten Stand der Zwischenspeicher Kl bis KS übernehmen und der Impuls an dem Zähler Z stellt diesen auf Null zurück. Im vorliegenden Fall würde also der Signalgeber Sg 11, aber nur dieser, wie aus Fig.2 erkennbar, von grün auf rot umgeschaltet.The intersection device according to FIG. 4 has a distributor Vi which can be incremented by the clock generator Tg via line / 1. The OR gate Ol and the AND gates U 4 to (719 are connected to its outputs 10, 12, 14 to 24. The AND gates t / 4 to (/ 19 evaluate the pulse diagram and accordingly set the buffers Ki to KS one. for example, gem. Figure 2 turns on the "1" of the signal transmitter Sg 1 in conjunction with the output 10 of the manifold V'3 the aND Galter (/ 5-permeable and provides the memory as K 1 to gn. Correspondingly the "0" on for the auto switch Sg 14 in conjunction with the output 24 of the distributor V3 the aND gate i / 18-permeable and thus brings the buffer KS in the position nt. First, however, this has no effect on the actual instruction memory K 9 to K 16 of the signal generator Sg 1 to 5 ^ 14. From the OR gate O 1, the outputs 10, 12 to 24 and 30 are applied to the AND gate U \ , which then always sends a pulse to a memory that represents a memory bistable flip-flop K 17, if on line 12, that is in the pulse diagram, a »1 " pending. The memory K 17 is thus switched alternately to the left and right, ie it checks whether the number of "l" in the pulse diagram is an even or an odd number (parity check). After each parity check, the memory K 17 is returned to its initial position shown here through the output 50 of the distributor V3. If the parity check is positive, there is a "1" in the right part of the memory K 17 at the time of the query via the line 13 and a pulse is thus sent to the actual command memories K 9 to K 16 and the counter Z via the AND gate VI. The pulse to the memory K 9 to K 16 lets them take over the last status of the intermediate memory K1 to KS and the pulse to the counter Z resets it to zero. In the present case, the signal transmitter Sg 11, but only this, as can be seen from FIG. 2, would be switched from green to red.

Zeigt die Paritätsprüfung dagegen einen Überlragungsfehler an, steht die »I« also im Zeitpunkt der Abfrage durch Leitung 13 im linken Teil des Speichers KiI, so erfolgt keine Übernahme der Inhalte der Zwischenspeicher K 1 bis K 8 in die Befehlsspeicher K 9 bis K 16. Außerdem wird über das Und-Gatter t/3 ein Fortschaltimpuls an den Zähler Zgegeben; Verläuft dieOn the other hand, if the parity check indicates a transfer error, i.e. when the "I" is in the left part of the memory KiI at the time of the query through line 13, the contents of the intermediate memories K 1 to K 8 are not transferred to the command memories K 9 to K 16. In addition, an incremental pulse is sent to the counter Z via the AND gate t / 3; Does the

ίο nächste Impulsübertragung wieder ordnungsgemäß, so wird dann der Inhalt der Zwischenspeicher Ki bis K 8 in die eigentlichen Befehlsspeicher K 9 bis K16 übertragen und weiterhin wird der Zähler Z wieder auf Null zurückgestellt.ίο the next pulse transmission again properly, then the content of the intermediate memory Ki to K 8 is then transferred to the actual command memory K 9 to K 16 and the counter Z is also reset to zero.

Wenn dageben vier Übertragungen nacheinander fehlerhaft sind, so wird dadurch der Zähler Z auf seinen Wert 4 fortgeschaltet und bringt damit das Alarmgerät A zum Ansprechen, das sich dann über seinen Selbsthaltekontakt a₀ bis auf weiteres selbst hält. Über seine Kontakte a\ bis ai6 schaltet es die Signalgeber Hg 1 bis Sg i4 von den Befehlsspeichern K 9 bis K 16 ab und über seine Arbeitskontakte au bis an an den Hilfs-Signalangeber spg im Kreuzungsgerät an. Der Hilfs-Signalplangeber spg ist ähnlich dem Signalplangeber in der Zentrale aufgebaut und stellt nun über Übergangssignale den weiteren Betrieb der Kreuzung sicher. If, on the other hand, four consecutive transmissions are incorrect, the counter Z is incremented to its value 4 and thus causes the alarm device A to respond, which then maintains itself for the time being via its self-holding contact a ₀ . Via its contacts a \ to ai6 it switches off the signal generators Hg 1 to Sg i4 from the command memories K 9 to K 16 and via its working contacts au to on to the auxiliary signal generator spg in the intersection device. The auxiliary signal plan encoder spg is constructed in a similar way to the signal plan encoder in the control center and now ensures the continued operation of the intersection via transition signals.

Da bei jeder Steuerbefehls-Übertragung die Steuerbefehle für alle einen selbständigen Verkehrsfluß regelnden Verkehrssignale übertragen werden, wird immer der gerade an der Kreuzung gewünschte Signalbildzustand eingestellt Es können deshalb durchaus einzelne Imptilstelegramme der Steuerbefehlesübertragung ausfallen. Es muß nur vermieden werden, daß durch eventuelle Änderungen des Signalplanablaufs Mindestgrünzeiten bzw. Mindestzwischenzeiten unterschritten werden. Aus diesem Grunde ist es sinnvoll, dafür entsprechende Einrichtungen in der Kreuzung vorzusehen, wie sie beispielsweise in der DAS 23 48 666 bzw. 24 12 963 beschrieben sind.Since with each control command transmission the control commands for all an independent traffic flow Regulating traffic signals are transmitted, the one you want at the intersection is always the one you want Signal image status set It is therefore possible that individual impedance telegrams of the control command transmission can by all means fail. It only has to be avoided that by possible changes in the signal plan sequence Minimum green times or minimum intermediate times are not reached. For this reason it makes sense to to provide appropriate facilities in the intersection, such as those in DAS 23 48 666 and 24 12 963, respectively.

to Die im Ausführungsbeispiel dargestellten Bauelemente können natürlich ganz oder teilweise in Rechnern integriert sein, wobei die erforderlichen Funktionen durch Programme sichergestellt werden.The components shown in the exemplary embodiment can of course be wholly or partly in computers be integrated, with the required functions being ensured by programs.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1. Method for controlling the operation of the signaling devices of intersection devices of a road traffic signal system, which sends control signals to the individual intersection devices by means of a central signal planner, in which on a controller is overridden by local signal plan donors in the event that the presence of transmission errors in the signal transmission from the central signal plan transmitter to the respective intersection device has been established thereby characterized in that in each intersection device (Fig.4) this from the central signal plan generator (Fig. 3) each supplied within specified measuring time spans (10 ... 24, 30 seconds) Control signals (via / 1) are used for a parity check,

that when an erroneous parity is determined to a subsequent to the respective measuring time span 2t < occurringtn determined evaluation time (50 see) the presence of a faulty signal transmission is registered while on determination an error-free parity at the respective evaluation time (50 see) previously carried out regisirie-hanging deleted from faulty signal transmissions,

and that in the case of immediately successive determinations of incorrect parities in a predetermined plurality, the control of the signal generators (SG 1 SG 14) of the respective intersection device is switched to the local signal plan generator fsp & J associated therewith.

2. Circuit arrangement for performing the method according to claim 1, d. characterized in that a parity check circuit (V 3. OX. UX, K 17) is provided in each intersection device (F i g. 4), which has a clock distributor (V3) contained in the respective intersection device (F i g. 4) which can be controlled by the control signals emitted by the central signal planber ίο (F i g. 3) in such a way that the individual signal generators (Sg 1 to Sg 14) successively for the individual signal generators (Sg 1 to Sg 14) with output signals emitted at different outputs (10, 24, 30) a setting can be enabled by the setting signals also emitted by the central signal plan transmitter,

that a logic circuit (OX, UX. K 17) is provided which is connected on the input side to the outputs (10,24,30) of the clock distributor (V3) and receives the setting signals and the output side to a counter (Z) in such a way connected. that when a number of output signals from the logic circuit {OX. UX. K 17) a counting signal for further counting within a predetermined period of time and, if a number of output signals corresponding to a permissible parity occurs, a reset signal for resetting can be supplied from the logic circuit within the relevant period of time «

and that with an output of the counter (Z) that emits an output signal at a certain counter setting, a switching device (/ ^ is connected, with the response of which the control of the signal generator (SgX to S ^ 14) of the relevant kxeuzungsgefätcs can be switched to a local signal planner associated with it .

3. Circuit arrangement according to claim 2, characterized in that the clock distributor (V3) with different outputs is connected to logic elements (U 4 to U 19), which from the central Signalplangeber (F i g. 3) for the individual signal generator (Sg i to S ^ 14) certain control signals can be supplied and which are connected on the output side to the memory elements (KX to K 8, K 9 to K 16) belonging to the signal transmitters (Sg 1 to Sg 14),

and that said outputs of the clock distributor (V3) are connected to the clock input of a bistable trigger element (K X7) which is connected on the output side to a counting input and to a reset input of the counter (U) .

4. Circuit arrangement according to claim 3, characterized in that the bistable Kippglifd (K 17) is connected to a separate set input at a separate output (50) of the clock distributor (V3) ,

and that in the connection between the outputs of the bistable flip-flop (K 17) and the counter input and the reset input of the counter (Z) logic elements (U 2, U3) are inserted, which at fixed times from the central signal plan transmitter (F i g. 3 ) are controllable in the transferable state.